模拟与定制 IC 设计
模拟 IC 设计在流片前必须确保哪些事项正确
模拟 IC 设计仍需逐个晶体管进行。您需要确定每个器件的尺寸和位置、布设每根连线，并不断验证版图与原理图表示的是同一个电路。
这一过程仍以手动操作为主，因为模拟 IC 设计关注的恰恰是数字流程所抽象掉的细节。晶体管匹配至关重要，每根连线，以及模拟版图引入的电阻和电容也同样重要。带隙基准或 PLL 在原理图仿真中可能表现良好，但加入提取的寄生参数后却无法满足规格。
因此，流片前需要根据晶圆代工厂规则检查版图（DRC），并与原理图核对（LVS）。随后提取寄生参数并进行仿真，再考虑工艺变异运行设计，证明其能够达到良率要求。评审时发现不匹配，只需修改版图；硅片制造后才发现，则需要重新流片。Silvaco 通过 Gateway、Expert、SmartDRC/LVS、Hipex、Jivaro Pro、Viso、PEX Certify 和 VarMan，以及电路仿真系列中的 SmartSpice 和 SmartView，覆盖这些检查。
统一流程，减少多次交接
原理图、版图、验证和提取工具可协同处理彼此的数据，因此不匹配会在导致问题的阶段
显现，而不是三个阶段之后才发现并回溯原因。
与缩减工具配合使用。当版图后结果出现异常时，Viso 可在您投入一次仿真之前，指出导致问题的网络。
检查提取工具本身。比较采用不同设置、版本、格式或工具生成的两份提取网表，精确显示差异位置。
在仿真上游，Utmost IV 对器件进行表征，并生成供 SmartSpice 使用的 SPICE 模型。
模拟 IC 设计各阶段的工具
从您当前的问题出发，无论是设计输入、验证、寄生参数还是良率。
设计输入与版图
在两个编辑器中输入电路并绘制版图，二者可相互交叉探查，并与验证功能联动。
验证与提取
版图错误发现得越早，修复成本越低，因此应先检查规则和连接关系，再评估版图引入的电气影响。
SmartDRC/LVS
执行 DRC、LVS 和网表对网表检查，已通过硅验证，并获得 Tower Semiconductor、X-FAB 和 UMC 的晶圆代工认证。
寄生参数缩减与分析
在纳米工艺节点，寄生参数决定电路行为，而提取的网络规模过大，难以直接进行仿真。
变异与良率
先进节点的工艺变异可能降低良率，而传统蒙特卡罗方法在高 Sigma 范围内的评估速度过慢。
模拟 IC 设计团队在哪些工作中使用此流程
三类工作，均来自产品页面对 SmartSpice 用途的说明。
模拟与混合信号
从原理图输入到良率分析，各阶段均提供支持
RF
面向 RF 电路的原理图输入、版图、物理验证和变异分析
存储器
使用 Hipex 提取存储器 IC 的寄生参数，并使用 VarMan XMA 进行完整存储器良率分析
显示与 TFT
面向 TFT 和平板显示版图的等电阻布线，配合平板显示规则检查
电源管理
面向电源管理设计的物理验证
标准单元与 IO
在 Gateway 中输入，并在 VarMan 中检查统计变异
在最具挑战的节点获得签核认可
Micron、Nanya 和 PSMC 近期均签署了多年协议，将 Silvaco 获得签核认可的验证技术用于业内部分
最具挑战的工艺节点。SK Hynix 借助 Jivaro-
Pro-DX 在容量和性能方面的最新改进完成了 HBM4E 签核。此外，全球十大芯片制造商中有六家使用 Silvaco EDA。
DRAM
客户 · Jivaro Pro
eTopus
eTopus 为数据中心和 HPC 芯片开发高速混合信号 IP。在其 FinFET 流程中，大型模块的完整版图后仿真可能需要数周。
“……我们一个模块的完整仿真原本需要运行 20 多天。使用 Jivaro Pro 后，运行时间缩短到 6 天，同时仍满足设计工程师的精度要求。”
Harry Chan，eTopus 创始人兼 CEO
工程师关于模拟 IC 设计的常见问题
什么是模拟与定制 IC 设计？
模拟与定制 IC 设计是在晶体管级进行的芯片设计。设计工程师以原理图形式输入电路、绘制版图，并验证两者一致。模拟、混合信号、RF 和存储器模块采用这种方式构建，因为器件尺寸、匹配和版图寄生参数决定其行为。
全定制 IC 流程需要哪些工具？
需要原理图编辑器、版图编辑器、DRC 和 LVS、寄生参数提取工具、SPICE 仿真器和波形查看器。在先进节点，还需要寄生参数缩减和变异分析。在 Silvaco 流程中，对应工具为 Gateway、Expert、SmartDRC/LVS、Hipex、SmartSpice、SmartView、Jivaro Pro 和 VarMan，并配合 Viso 和 PEX Certify 进行寄生参数调试及提取流程验证。
寄生参数提取与寄生参数缩减有什么区别？
提取会计算版图引入的电阻和电容，并将其写入网表。Hipex 读取 GDSII、单元网表和基于规则的工艺文件。随后，缩减会压缩提取网络，使版图后仿真在合理时间内完成，同时保持精度。Jivaro Pro 可接收来自任何提取工具的 DSPF、SPEF 和 SPICE 网表。
Silvaco 工具能否与 Cadence 或 Synopsys 流程配合使用？
可以。Expert 可导入现有 Virtuoso 工艺数据，并在验证时连接 Calibre Interactive 和 Calibre RVE。Gateway 可处理 SPICE、CDL 和 Verilog 网表，并支持 HSPICE、OpenAccess 和 iPDK。Jivaro Pro 可读取 HSPICE、Spectre 和 Calibre View 网表，Viso 则可与 Virtuoso 配合使用。请联系我们核查您的具体流程。
物理验证需要哪款 Silvaco 工具？
SmartDRC/LVS。它可对模拟、数字和混合信号版图执行设计规则检查、版图与原理图比较及网表对网表比较，并支持多 CPU 扩展。它已获得 Tower Semiconductor、X-FAB 和 UMC 的晶圆代工认证，并集成于 Expert 版图编辑器；如果您的晶圆代工厂使用 Calibre 签核，Expert 也可与其连接。
什么是考虑变异的设计，何时需要采用？
这意味着设计电路时确保其在真实工艺变异范围内满足规格，而不仅是在典型工艺角下满足要求。在先进节点，以及单元重复数千次的场景（如存储器位单元）中，这一点至关重要，此类单元可能需要验证到 7 sigma 甚至更高。VarMan 的高 Sigma 分析可用远少于暴力蒙特卡罗方法的仿真次数达到这一目标。
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