Gateway
Gateway 的功能
Gateway 的功能Gateway 是 Silvaco 面向集成电路设计的原理图编辑器。您可在同一层次化原理图中输入模拟、RF、数字和混合信号电路，Gateway 会生成后续流程所需的全部视图。起点决定后续需要多少次交接。从这里开始，您绘制的电路即可由 SmartSpice 仿真、Expert 进行版图设计，并由 SmartDRC/LVS 检查。支持任何工艺技术下的平坦或层次化设计。其他原理图编辑器中的设计可通过 OpenAccess 或 EDIF 导入。
功能
专为单张图纸无法容纳的复杂设计及共享这些设计的团队打造。
编辑
无论设计规模多大，都可在同一层次结构中跨多个视图和图纸开展工作。可就地编辑连线和总线，包括拆分总线或将多条总线合并为一条。
可通过连线、引脚或网络名称建立连接，也可使用隐式、全局和继承连接。总线、实例和节点的命名规则使大型设计保持易读。
检查与查看
可自行设置电气规则和绘图规则检查，Gateway 会在网表送入仿真器之前标记违规项。参数的最小值和最大值限制可在输入时立即发现误填的数值。
在任意层级的原理图上直接显示器件参数、直流偏置和阈值，细化到每个 MOS 器件的工作区。View Info 可逐层追踪信号，交叉探查则将各网络与其波形关联。
格式与接口
同一张原理图可生成 SPICE、CDL、NDL 和 Verilog (IEEE 1364) 网表，以及与 HSPICE 兼容的输入文件。
支持 OpenAccess 和 iPDK，并通过 EDIF 2 0 0 与第三方编辑器交换原理图。如果只有 SPICE 或 Verilog 网表，Gateway 可据此生成符号。
脚本
JavaScript 通过约 200 个 Gateway 函数进行扩展，可根据团队工作方式定制菜单和界面，并添加自定义回调符号。
回调会在编辑时计算表达式，包括设计规则、容差、参数化计算和工艺偏差。
保护
可加密不应公开的内容，无论是自有 IP，还是设计中的第三方模块。
设计套件可在符号背后提供加密网表，使模块接收方能够使用模块而无需查看其内部内容。
协同工具
无论设计从何处开始，同一张原理图都可为后续所有工具提供输入。
接收输入
在 Gateway 中绘制的电路，或已有的网表。将旧有 SPICE 或 Verilog 网表交给 Gateway，即可生成符号。其他编辑器中的原理图可通过 OpenAccess 或 EDIF 2 0 0 导入。
第三方输入：OpenAccess 和 EDIF 2 0 0 原理图，以及晶圆代工厂 iPDK 套件。
输出至
所有下游工具均读取同一张原理图。
SmartSpice：电路仿真，结果反标注至原理图，并可在 Gateway 内进行橡皮筋式交互调节
SmartSpice Pro：利用 Gateway 生成的 SPICE 和 HSPICE 网表运行 FastSPICE
SmartView：波形显示，并可与原理图上的网络进行交叉探查
Expert：原理图驱动版图，由 Gateway 提供连接关系和自动布局
SmartDRC/LVS：基于 LVS 网表进行物理验证，并与原理图和版图交叉探查
Victory Device：TCAD 器件仿真，适用于依赖单个器件行为的电路
Silos：对设计的数字部分进行 Verilog 仿真
Silvaco 之外：通过 Gateway 生成的兼容输入文件连接 HSPICE，并通过 EDIF 2 0 0 连接其他供应商的原理图工具
应用
从单个标准单元到 LNA 和混频器。
模拟与数字模块
由 Gateway 原理图驱动的层次化定制版图
混合信号设计
用于 RF 和微波元件（包括电感）的任意角度多边形
RF 设计
由标准单元构建的网表驱动版图
标准单元与 IO
等电阻和等长布线、扇形连接及沿曲线布线
用户与延伸阅读
两家公司已公开表示采用 Gateway。数据手册、演示文稿和应用笔记均可直接打开，无需填写表单。
客户
2025 年 7 月
APEC
这家总部位于台湾的硅和碳化硅功率器件制造商已承诺长期采用 Silvaco 开展 SiC 工作。Victory Device 负责器件部分，Gateway 和 SmartSpice 负责电路部分。
“Victory Device、Gateway 和 SmartSpice 的组合为我们提供了完整的解决方案，衔接了工艺开发与电路设计……”
APEC 总裁 CS Chang 博士
新闻稿
2025 年 7 月
Silicon Creations 依靠 Silvaco 定制设计流程开发全新先进 FinFET 设计
这家模拟与混合信号 IP 供应商在其最先进的 FinFET 流程中，将 Gateway 与 Expert 和 SmartView 配合使用，支持 7 至 180 nm 的量产 IP。
产品简介 · PDF
2022 年 8 月
Gateway – 原理图编辑器
共两页：编辑功能、生成的网表，以及与 SmartSpice、SmartView 和 Expert 的连接方式。
演示文稿 · PDF
2025 年 7 月
Gateway 原理图输入
使用 Expert 进行原理图驱动版图、SmartDRC/LVS 交叉探查、符号生成，以及将仿真结果反标注至原理图。
应用说明 · PDF
2025 年 7 月
原理图驱动的工艺角分析
将五级限流型 VCO 从 Gateway 原理图导入 SmartSpice，在 0.18 µm UMC 工艺的三个工艺角下进行分析。
应用说明 · PDF
2022 年 8 月
在 Gateway/SmartSpice 中运行 Verilog-A 模型的新语法
将 Verilog-A 行为模型作为子电路加入原理图。D 触发器的仿真速度约为晶体管级仿真的十倍。
有关 Gateway 的问题
什么是原理图编辑器？
原理图编辑器是一种工具，您可用符号和连线绘制电路，再将其转换为用于仿真和版图与原理图一致性检查的网表。在 IC 设计中，这是流程的起点。Silvaco 的原理图编辑器是 Gateway，可处理平坦或层次化的 RF、模拟、数字及混合信号电路。
Gateway 支持哪些网表格式？
同一张原理图可生成四种格式：SPICE、CDL、NDL 和 Verilog (IEEE 1364)，涵盖仿真、LVS 和版图。Gateway 还可生成与 HSPICE 兼容的输入文件，也支持反向操作，将 SPICE 或 Verilog 网表转换为符号，并通过 EDIF 2 0 0 或 OpenAccess 与其他编辑器交换原理图。
Gateway 能否驱动第三方仿真器？
可以，支持 HSPICE：Gateway 可生成与 HSPICE 兼容的输入文件。在 Silvaco 工具中，它还可驱动 SmartSpice、Silos Verilog 仿真器和 TCAD 器件仿真器。目前未公布与其他仿真器环境的集成，因此如果您的流程依赖其他环境，请在开始评估前与我们的应用工程师沟通。
Gateway 是否支持 iPDK？
支持。Gateway 支持 OpenAccess 和可互操作 PDK（iPDK），因此为 OpenAccess 工具编写的晶圆代工厂套件可从原理图阶段开始使用。Silvaco 还维护大量自有定制 PDK。套件会随晶圆代工厂发布新版本而更新，工艺设计套件页面列出了适用于您的晶圆代工厂和工艺节点的当前套件。
Gateway 如何连接版图设计？
通过 Silvaco 的版图编辑器 Expert 连接。Gateway 向 Expert 传递连接关系并驱动其自动布局，Expert 则保持各器件与其原理图符号相同的相对位置。您可在原理图、版图和 SmartDRC/LVS 结果之间进行交叉探查。Expert 也可从 SPICE 或 CDL 网表开始。
能否加密原理图？
可以。Silvaco 的加密功能涵盖自有 IP 和设计中的任何第三方 IP。设计套件还可进一步保护内容：符号可隐藏加密网表，使接收模块的团队或客户无需读取背后的网表即可进行仿真。
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