Gateway
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Gateway: 아날로그 및 혼합 신호 설계용 계층형 회로도 편집기
아날로그, 디지털, 혼합 신호 또는 RF IC 설계를 한 번만 입력하십시오. Gateway는 하나의 회로도에서 시뮬레이션, 레이아웃, LVS용 넷리스트를 생성하므로 단계 사이에 다시 입력할 필요가 없습니다.
Gateway의 기능
Gateway의 기능Gateway는 집적회로 설계를 위한 Silvaco의 회로도 편집기입니다. 아날로그, RF, 디지털 및 혼합 신호 회로를 하나의 계층형 회로도에 작성하면 Gateway가 이후 플로에서 읽는 모든 뷰를 생성합니다. 어디서 시작하는지에 따라 이후 데이터 전달 횟수가 달라집니다. 여기서 시작하면 작성한 회로를 SmartSpice가 시뮬레이션하고 Expert가 레이아웃하며 SmartDRC/LVS가 검사합니다. 어떤 공정 기술에서도 평면 또는 계층형 설계를 지원합니다. 다른 회로도 편집기의 설계는 OpenAccess 또는 EDIF로 가져옵니다.
주요 기능
한 장에 담기 어려운 대형 설계와 이를 공유하는 팀을 위해 개발되었습니다.
편집
설계 규모에 관계없이 하나의 계층 구조에서 여러 뷰와 시트로 작업하십시오. 배선과 버스는 현재 위치에서 편집하며, 버스를 분리하거나 여러 버스를 하나로 병합할 수도 있습니다.
배선, 핀, 넷 이름으로 연결하거나 암시적, 전역 및 상속 연결을 활용하십시오. 버스, 인스턴스, 노드의 명명 규칙으로 대형 설계의 가독성을 유지합니다.
검사 및 검토
전기 및 도면 규칙 검사를 직접 설정하면 Gateway가 넷리스트 위반을 시뮬레이터에 전달되기 전에 표시합니다. 파라미터의 최솟값과 최댓값 제한은 입력 즉시 잘못된 값을 감지합니다.
모든 계층에서 각 MOS 소자의 동작 영역까지 소자 파라미터, DC 바이어스, 문턱값을 회로도에 직접 표시합니다. View Info는 계층 간 신호를 추적하며 교차 탐색은 각 넷을 파형과 연결합니다.
형식 및 인터페이스
하나의 회로도에서 SPICE, CDL, NDL, Verilog(IEEE 1364) 넷리스트와 HSPICE 호환 입력 덱을 생성합니다.
OpenAccess 및 iPDK를 지원하며 EDIF 2 0 0으로 타사 편집기와 회로도를 교환합니다. SPICE 또는 Verilog 넷리스트만 있어도 Gateway가 심볼을 생성합니다.
스크립팅
약 200개의 Gateway 함수로 확장된 JavaScript를 사용하여 팀의 작업 방식에 맞게 메뉴와 인터페이스를 바꾸고 자체 콜백 심볼을 추가할 수 있습니다.
콜백은 편집 중 설계 규칙, 허용오차, 파라미터 계산, 공정 스큐 등의 표현식을 평가합니다.
보호
자체 IP 또는 설계에 포함된 제3자 블록 등 노출되지 않아야 할 내용을 암호화하십시오.
설계 키트는 심볼 뒤에 암호화된 넷리스트를 포함하여 배포할 수 있으므로 블록을 전달받은 사용자는 내부 내용을 열지 않고도 사용할 수 있습니다.
연동 도구
어떤 방식으로 설계를 시작하든 동일한 회로도가 이후 모든 도구에 데이터를 제공합니다.
입력
Gateway에서 작성한 회로 또는 기존 넷리스트를 입력합니다. 기존 SPICE 또는 Verilog 넷리스트를 지정하면 Gateway가 심볼을 생성합니다. 다른 편집기의 회로도는 OpenAccess 또는 EDIF 2 0 0으로 가져옵니다.
타사 입력: OpenAccess 및 EDIF 2 0 0 회로도와 iPDK 파운드리 키트.
출력 및 연계
이후 단계의 모든 도구가 하나의 회로도를 읽습니다.
SmartSpice: 결과를 회로도에 역주석으로 반영하고 Gateway를 벗어나지 않고 러버밴드 튜닝을 수행하는 회로 시뮬레이션
SmartSpice Pro: Gateway가 생성한 SPICE 및 HSPICE 넷리스트에서 FastSPICE 실행
SmartView: 회로도 넷과 교차 탐색하는 파형
Expert: Gateway가 연결성과 자동 배치를 제공하는 회로도 기반 레이아웃
SmartDRC/LVS: LVS 넷리스트 기반 물리 검증 및 회로도·레이아웃과의 교차 탐색
Victory Device: 개별 소자 동작에 영향을 받는 회로를 위한 TCAD 소자 시뮬레이션
Silos: 설계의 디지털 부분을 위한 Verilog 시뮬레이션
Silvaco 외부 도구: Gateway가 생성한 호환 입력 덱을 통한 HSPICE 및 EDIF 2 0 0을 통한 타사 회로도 도구
응용 분야
단일 표준 셀부터 LNA와 믹서까지 지원합니다.
아날로그 및 디지털 블록
Gateway 회로도를 기반으로 하는 계층형 맞춤 레이아웃
혼합 신호 설계
인덕터를 포함한 RF 및 마이크로파 소자용 임의 각도 폴리곤
RF 설계
표준 셀로 구성하는 넷리스트 기반 레이아웃
표준 셀 및 IO
등저항 및 등길이 배선, 부채꼴 연결, 곡선을 따른 배선
사용 기업 및 참고 자료
두 기업이 Gateway 사용을 공개적으로 밝혔습니다. 데이터시트, 발표 자료, 애플리케이션 노트는 양식 작성 없이 열 수 있습니다.
고객
2025년 7월
APEC
대만의 실리콘 및 실리콘 카바이드 전력 소자 제조업체로, SiC 분야에서 Silvaco와 장기 협력을 맺었습니다. Victory Device는 소자 분야를, Gateway와 SmartSpice는 회로 분야를 담당합니다.
“Victory Device, Gateway, SmartSpice의 조합은 공정 개발과 회로 설계 사이의 간극을 메우는 포괄적인 솔루션을 제공합니다…”
CS Chang 박사, 사장, APEC
보도자료
2025년 7월
Silicon Creations, 새로운 첨단 FinFET 설계에 Silvaco 맞춤 설계 플로 활용
아날로그 및 혼합 신호 IP 공급업체로서 7~180 nm에서 양산되는 IP를 위한 최첨단 FinFET 플로에 Gateway, Expert, SmartView를 사용합니다.
제품 소개서 · PDF
2022년 8월
Gateway – 회로도 편집기
2페이지 구성: 편집 기능, 생성하는 넷리스트, SmartSpice·SmartView·Expert와의 연결 방식.
발표 자료 · PDF
2025년 7월
Gateway 회로도 입력
Expert와의 회로도 기반 레이아웃, SmartDRC/LVS 교차 탐색, 심볼 생성기, 회로도에 반영되는 시뮬레이션 결과.
애플리케이션 노트 · PDF
2025년 7월
회로도 기반 공정 코너 분석
Gateway 회로도에서 시작한 5단 전류 제한형 VCO를 0.18 µm UMC 공정의 세 코너에서 SmartSpice로 분석합니다.
애플리케이션 노트 · PDF
2022년 8월
Gateway/SmartSpice에서 Verilog-A 모델을 실행하는 새로운 구문
Verilog-A 행동 모델을 서브회로로 회로도에 삽입합니다. D 플립플롭은 트랜지스터 수준보다 약 10배 빠르게 시뮬레이션됩니다.
자체 회로로 시험하십시오
현재 플로의 회로도 또는 기존 넷리스트를 보내주시면 당사 애플리케이션 엔지니어가 Gateway에서
입력하고 넷리스트를 생성하며 시뮬레이션합니다. 실제로 테이프아웃해야 하는
설계에서 도구가 작동하는 모습을 확인할 수 있습니다.
Gateway 관련 질문
회로도 편집기란 무엇인가요?
회로도 편집기는 회로를 심볼과 배선으로 작성한 후 시뮬레이션과 레이아웃 대 회로도 검사용 넷리스트로 변환하는 도구입니다. IC 설계 플로의 시작점입니다. Silvaco의 Gateway는 RF, 아날로그, 디지털, 혼합 신호 회로를 평면 또는 계층형으로 처리합니다.
Gateway는 어떤 넷리스트 형식을 지원하나요?
하나의 회로도에서 시뮬레이션, LVS, 레이아웃용 SPICE, CDL, NDL, Verilog(IEEE 1364)의 네 형식이 생성됩니다. Gateway는 HSPICE 호환 입력 덱도 생성합니다. 반대로 SPICE 또는 Verilog 넷리스트를 심볼로 변환할 수 있으며 EDIF 2 0 0 또는 OpenAccess로 다른 편집기와 회로도를 교환합니다.
Gateway로 타사 시뮬레이터를 실행할 수 있나요?
예. Gateway는 HSPICE 호환 입력 덱을 생성하므로 HSPICE를 사용할 수 있습니다. Silvaco 내부에서는 SmartSpice, Silos Verilog 시뮬레이터, TCAD 소자 시뮬레이터도 실행합니다. 다른 시뮬레이터 환경과의 통합은 공개되어 있지 않으므로 해당 환경에 의존하는 플로라면 평가 전에 애플리케이션 엔지니어에게 문의하십시오.
Gateway는 iPDK와 연동되나요?
예. Gateway는 OpenAccess와 상호운용 PDK(iPDK)를 지원하므로 OpenAccess 도구용 파운드리 키트를 회로도 단계부터 사용할 수 있습니다. Silvaco는 다양한 자체 전용 PDK도 관리합니다. 파운드리의 새 키트 출시에 따라 키트가 변경되며 공정 설계 키트 페이지에서 파운드리 및 노드별 최신 지원을 확인할 수 있습니다.
Gateway는 레이아웃과 어떻게 연결되나요?
Silvaco 레이아웃 편집기인 Expert를 통해 연결됩니다. Gateway는 Expert에 연결성을 전달하고 자동 배치를 구동하며, Expert는 각 소자의 상대 위치를 회로도의 심볼 배치와 일치시킵니다. 회로도, 레이아웃, SmartDRC/LVS 결과 사이를 교차 탐색할 수 있습니다. Expert는 SPICE 또는 CDL 넷리스트에서 시작할 수도 있습니다.
회로도를 암호화할 수 있나요?
예. Silvaco 암호화는 자체 IP와 설계 내 제3자 IP를 보호합니다. 설계 키트에서는 심볼 뒤에 암호화된 넷리스트를 숨길 수 있으므로 블록을 전달받은 팀이나 고객이 내부 넷리스트를 읽지 않고도 시뮬레이션할 수 있습니다.
관련 정보
Expert
Gateway가 회로도 기반 레이아웃을 위해 구동하는 레이아웃 편집기.
Analog and Custom IC
회로도부터 사인오프까지 전체 플로와 이를 구성하는 9개 제품.