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ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > その他のIP その他のIP：デバッグおよびテスト向けIEEE 1149.7 TAPコントローラ ピン数が不足していますか？SilvacoのIEEE 1149.7 TAPコントローラは、2本のピンでSoCのテストとデバッグを行います。チップにすでにあるIEEE 1149.1テストロジックに直接接続できます。 IPの専門家に相談 製品概要をダウンロード 2ピンまで削減するJTAG IPすべての1149.7クラスに対応 コントローラはIEEE 1149.7-2009が定義する6つのクラスすべてに対応します。構成時にハードウェアオプションを選択し、チップのIEEE 1149.1ロジックはそのまま維持できます。 T0からの全機能を提供 IEEE Std 1149.7-2009の必須およびオプションの全機能、コマンド、レジスタを提供します。クラスT0ではIEEE 1149.1に厳密に準拠しながら、1つのチップ上の複数の1149.1 TAPを処理できます。

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > 電源管理IP 電源管理IP：LDOレギュレータと電圧リファレンス Silvacoの電源管理IPは、TSMC 3 nm N3P設計向けに2つのLDOレギュレータとバンドギャップリファレンスを提供し、ダイ上の各ブロックを独立した安定化電源で動作させることを可能にします。 IPの専門家に相談 データシートをダウンロード ライセンス可能な製品と対応プロセス 3つのブロックを、TSMCの3 nm N3P FinFETという1つのプロセスで提供します。それぞれにSPICEネットリスト、GDSII、動作モデル、ユーザーガイドが付属します。 LDOレギュレータ、250 mA 1.2 V電源から最大250 mAを供給します。出力は0.45～0.9 Vの範囲で50 mV刻みに設定でき、出力コンデンサなしで安定動作します。静止電流とスリープ電流が低く、1 A/nsの負荷ステップに対する出力変動は50

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > 組み込みプロセッサ 組み込みプロセッサIP：ColdFireと8051コア 32ビットColdFireコアまたは8ビット8051互換コアをSoCに組み込めます。Silvacoは、この組み込みプロセッサIPを合成可能なVerilogとして、単体コアまたはAMBA周辺回路と接続済みのプラットフォームとしてライセンスします。 IPの専門家に相談 製品概要を読む 19Kゲートから500 DMIPS超まで Silvacoの組み込みプロセッサIPに含まれるすべてのColdFireコアは同じ命令セットを実行するため、選択は性能と面積によって決まります。8051コアは、すでにコードが用意されている制御処理を担います。 ColdFire V1 品番70008、70009 · 19Kゲートから。最小かつ最も低消費電力のColdFireは、標準的な90 nmプロセスでの測定において、200 MHzで最大230 DMIPSに達します。EMAC、除算器、暗号ユニットに加え、オプションのトレースとリアルタイムデバッグを備えます。プラットフォーム70009は、これをAMBA 3 AHB-Lite上の構成可能なマイクロコントローラサブシステムにします。 ColdFire V2 品番70019、70011、70010

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > MIPI > MIPI M-PHY MIPI M-PHY IP：高速シリアル物理層 SoCにUFSフラッシュストレージやチップ間リンクが必要な場合、SilvacoのMIPI M-PHY IPは、HS-G1からHS-G4まで、最高11.6 Gbpsで動作するM-PHY v4.1物理層を提供します。 M-PHYデータシートを請求 PRO IPカタログをダウンロード（PDF） ファウンドリとノード別のMIPI M-PHY IP提供状況 まず、ファウンドリ、ノード、グレードが対象プロセスに適合するか確認してください。 ファウンドリ ノード（NM）

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > MIPI > MIPI C-PHY MIPI C-PHY IP：3相シンボル符号化の物理層 Mixelが開発し、現在Silvacoが提供するシリコン実証済みのMIPI C-PHY IPです。より少ない配線でCSI-2カメラまたはDSIディスプレイの帯域幅を確保したいIC設計者向けのソリューションです。 IPの専門家に相談 C-PHY製品一覧をダウンロード ファウンドリおよびプロセス別のMIPI C-PHY IP製品 C-PHYは、限られたピン数でより多くのデータを転送するリンクで効果を発揮します。各トリオは3本の配線で構成され、別のクロックレーンは不要です。現在、専用製品は3種類で、すべてTSMC向けです。C-PHY/D-PHYコンボ製品は、その他の多くのプロセスをカバーします。 ファウンドリすべてのファウンドリTSMCノードすべてのノード16FFC22ULPN7世代すべての世代Gen 2プロトコルすべてのプロトコルMIPI C-PHYテスタビリティすべてのテスト機能フルスピードループバック任意検索47製品 FOUNDRY PART

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > MIPI > MIPI D-PHY MIPI D-PHY IP：CSI-2とDSIの物理層 D-PHYを初めて実際のシリコンで実現したMixelチームが提供する、カメラとディスプレイのリンク向けのシリコン実証済みD-PHYトランスミッタ、レシーバ、Universal PHY。 D-PHYデータシートを請求 製品一覧をダウンロード（PDF） D-PHYとは何か、どのような場合に必要か 3つの質問で、D-PHYがお使いのリンクに適したPHYかどうかを判断できます。 MIPI D-PHYとは MIPIのカメラおよびディスプレイインターフェースを支える物理層です。SilvacoのMIPI D-PHY IPはv3.5仕様に準拠し、以前のバージョンとの互換性も維持しています。TX、RX、TX+、RX+、Universalの各構成で、1～4本のデータレーンを選択でき、各レーンは最大6.5 Gbpsに対応します。 MIPI D-PHYを見る

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > I3Cインターフェース MIPI I3CインターフェースIP：コントローラおよびターゲットコア センサを1本の2線式バスに集約するSoCチーム向けの、構成可能なI3CインターフェースIPです。Silvacoは5種類のコントローラおよびターゲットコアを、合成可能なソフトIPとして提供します。 IPの専門家に相談 I3C製品概要をダウンロード チップの役割に合わせた5種類のI3C IPコア すべてのコアがMIPI I3C V1.1.1およびI3C Basic V1.1.1に準拠し、インバンド割り込みに対応します。各コアは構成可能であり、使用する機能に合ったロジックを実装できます。 I3C Advanced Controller マイクロコントローラサブシステムからバスを制御するMIPI I3Cコントローラです。動的アドレスを割り当て、すべての共通コマンドコードに対応し、セカンダリコントローラとしても動作できます。APB 3.0インターフェースを備え、1、2、4本のSDAレーンで最大100 MbpsのSDR、HDR-DDR、HDR-BTに対応します。製品番号76002。 I3C

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > 車載IP 車載IP：CAN、CAN-FD、LIN、FlexRayプロトコルコントローラ Silvacoの車載IPは、ISO 26262に基づく使用実績を持ち、10億個を超える出荷実績のある、合成可能なCAN、CAN FD、LIN、FlexRayコントローラをSoCチームに提供します。 IPの専門家に相談 IPカタログをダウンロード 車載ネットワーク向けの4つのコントローラ SoCが接続するバスから選択できます。高速CAN FD、マルチノードCAN、決定論的なFlexRay、低コストのLINに対応します。 FlexCANコントローラ 品番70017 · 25k～61kゲート。CAN 2.0B Full-CANを基盤とし、最大8 Mbit/s、64バイトペイロードのCAN FDに対応します。16～128のメールボックスを選択できます。ECCがメモリ読み出しを訂正し、ノードはバスアクティビティまたは一致するフレームで起動するまでスリープします。IPSまたはAPBで接続します。 MultiCANコントローラ 品番70034 ·

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > AMBA IP AMBA IPコアとサブシステム：AXI、AHB、APB SilvacoのAMBA IPは、AXI、AHB、APBの3つのバスのコントローラと周辺回路、それらを接続するファブリックとブリッジ、および5つの事前統合済みサブシステムをSoCチームに提供します。MCUからマルチコアSoCまで対応する、合成可能なソフトIPです。 IPの専門家に相談 IPカタログをダウンロード 各バスのコア、または接続済みのサブシステム 個別のコアを選び、独自のインターコネクトを構築できます。または、お客様独自のブロックを追加する前に、ファブリックとブリッジが接続済みのサブシステムから開始できます。 AXI IP インターコネクトの高帯域部分に対応するAXI4およびAXI4-Liteコントローラ。XIPとDMAを備えたQSPIコントローラ、AXIからSPIスレーブへのブリッジ、64ビットSRAMへ0または1サイクルでアクセスする5マスターSRAMコントローラ、および最大4つのデバイスを駆動する外部メモリコントローラを提供します。 AHB IP AHBおよびAHB-Liteのシステムバス製品群。オクタル・クアッドSPIコントローラ、最大4マスターのラウンドロビンアービタ、DESとトリプルDES、DMA付きAES、シングル・クアッドチャネルDMA、SRAM、パラレルフラッシュ、外部バス、TFT LCDの各コントローラを提供します。 APB IP SoCの低消費電力・低帯域部分向けに、APB 2.0のGPIO、リアルタイムクロック、割り込みコントローラ、PWM、タイマ、ウィンドウ型ウォッチドッグ、UART、SPI、I2Cマスター／スレーブコントローラを提供します。これらに接続するブリッジとバスチャネルはAPB

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > ファウンデーションIP ファウンデーションIP：標準セル、メモリコンパイラ、インターフェースIP 自社開発せずにライセンスできるファウンデーションIP。標準セルライブラリ、メモリコンパイラ、I/Oを、指定のファウンドリプロセスでキャラクタライズし、カタログ上の平均値ではなくお客様のPPA目標に合わせて調整します。 IPの専門家に相談 IPカタログをダウンロード チップに合わせて調整するファウンデーションIP 多くのファウンデーションIPは固定製品として提供され、そのトレードオフを設計側で受け入れます。Silvacoは、セルのサイジング、メモリ構成、I/Oリングを、対象プロセスとチップの用途に合わせて調整します。 ロジックIP 成熟ノードの標準セルライブラリの多くは、タップレスセル、クロックゲーティング、マルチビットフリップフロップより前に開発されており、それが電力と面積に表れています。Silvacoのライブラリは、複数のしきい値電圧とトラック高さにわたり700～1,200セルを提供します。各セルファミリーは、P/N比と各駆動強度の段階まで細かくサイジングされています。消費電力または速度の目標を満たすバリエーションを選択できます。 28–180 nm · TSMC、GlobalFoundries、UMC · 10のCOREライブラリ、そのうち4つにPMKおよびECOキットが付属 標準セルライブラリ 組み込みメモリ 平均的な設計向けにサイズを決めたメモリは、ウェアラブルにもAIアクセラレータにも適合しません。Silvacoのコンパイラは、設定したサイズと電力オプションに従ってインスタンスを生成するため、同じコンパイラで両方に対応できます。シングルポートおよびデュアルポートSRAM、レジスタファイル、ROMのコンパイラを提供します。 22–130 nm ·

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > テスト機能 IPのテスト機能：PHY IPのフルスピード内部ループバック 現在Silvacoが提供するMixelのD-PHYトランスミッタとレシーバは、SoC内部でリンクをフルデータレートでチェックします。製造現場と完成したシステムの両方で利用できます。 IPの専門家に相談 全製品一覧を取得 後付けではなく、PHYに組み込まれたテスト機能 リンクの不具合が設計後期に見つかると、再設計・再製造が必要になる場合があります。PHYにテスト機能がなければ、実際のデータレートでのリンク確認はシリアルピンに接続したテスタ、または面積が増えるUniversal構成に頼ることになります。+付きの構成は、ライセンスを取得するブロック自体にIPのテスト機能を組み込みます。 D-PHY TX+ トランスミッタにループバック用の専用レシーバを備え、チップ内部でフルスピードの自己チェックを行います。通常のTXより面積は約10%増えますが、Universal構成と比べると約30%小さく、リーク電力も40%低くなります。CSI-2、DSI、DSI-2向けに設計されています。 D-PHY TX+を見る D-PHY RX+ 少数の簡略化されたトランスミッタが、完全なUniversalレーンの代わりに、レシーバのデータレーンをフルスピードでテストします。この設計は特許取得済みで、Universalより面積が約35%、リーク電力が約50%少なくなります。 D-PHY RX+を見る +の意味 SilvacoカタログのすべてのTX+およびRX+製品は、フルスピード内部ループバックを備えています。ループはシリアルピンの負荷から分離され、リンクの実際のデータレートで動作します。量産時とシステム内でのフルスピードテストに加え、アナログテストバスも利用できます。 リンクを実動作速度でテストする用途

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > LVDS LVDS IP：低電圧差動信号PHY 現在Silvacoの一員であるMixelが設計したLVDS IPです。LVDSパネル、カメラ、産業用デバイスと通信するチップを開発するSoCチーム向けに、TIA/EIA-644互換の4チャネルシリアライザとデシリアライザのペアを提供します。 IPの専門家に相談 LVDS製品一覧を取得 1つのLVDSリンクの送信側と受信側 リンクの送信側にシリアライザ、受信側にデシリアライザを配置します。それぞれ4チャネルで動作します。現在、TSMC向け2製品とUMC向け1製品の計3製品のライセンスを提供しています。 LVDSシリアライザ 送信チップに実装します。設定した幅のパラレルデータを入力し、25～165 MHzのクロックで4つのLVDSチャネルへシリアル化して出力します。オプションのプリエンファシスにより、低ビット誤り率を維持しながら伝送距離を延ばせます。 カタログには2製品が掲載されています。TSMC 40LPはチャネル当たり1000 Mbpsで動作し、UMC 40ULPのTX+はフルスピードの内部ループバックテスト機能を追加しています。いずれも商用、産業用、車載グレードで提供します。 LVDSシリアライザを見る LVDSデシリアライザ 受信チップで4つのLVDSチャネルを、チャネル当たり7ビットまたは10ビットのパラレルデータに復元します。クロックとデータの経路を整合させ、デシリアライザでのマージンを確保します。 TSMC 40LP向けの1製品を提供し、3つのグレードすべてでチャネル当たり1000