MIPI D-PHY
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MIPI D-PHY IP：CSI-2とDSIの物理層
D-PHYを初めて実際のシリコンで実現したMixelチームが提供する、カメラとディスプレイのリンク向けのシリコン実証済みD-PHYトランスミッタ、レシーバ、Universal PHY。
D-PHYとは何か、どのような場合に必要か
3つの質問で、D-PHYがお使いのリンクに適したPHYかどうかを判断できます。
MIPI D-PHYとは
MIPIのカメラおよびディスプレイインターフェースを支える物理層です。SilvacoのMIPI D-PHY IPはv3.5仕様に準拠し、以前のバージョンとの互換性も維持しています。TX、RX、TX+、RX+、Universalの各構成で、1～4本のデータレーンを選択でき、各レーンは最大6.5 Gbpsに対応します。
D-PHYかC-PHYか
D-PHYは、独立したクロックと並行するレーンでデータを送信します。C-PHYは3線のトリオにクロックを埋め込み、トリオ当たり最大8.0 Gspsに対応します。プロセスが最優先の制約である場合は、はるかに多くのプロセスで提供されているD-PHYから検討してください。両方が必要な設計では、C-PHY/D-PHYコンボPHYで2つのモードを切り替えられます。
CSI-2かDSIか
CSI-2はカメラ側のインターフェースで、センサデータをSoCに入力します。DSIとDSI-2はディスプレイ側で、画素データをパネルに出力します。各トランスミッタとレシーバは一方のインターフェース専用で、製品名に対応する種類が示されています。Universal PHYは専用ではなく、どちらのインターフェースでもマスターまたはスレーブとして使用できます。
ファウンドリとプロセス別のMIPI D-PHY IP
PHYを選ぶ際に最初に確認すべきことは、お使いのプロセスですでにシリコン実証されているかどうかです。
1L、2L、4Lはそれぞれ1本、2本、4本のデータレーンを示し、すべての速度はレーン当たりの値です。TX+やRX+の「+」は、フルスピード内部ループバックテスト機能の追加を示します。お使いのプロセスが見つかりませんか？IPの専門家にご相談ください。
システム内でのD-PHYの役割
カメラからの入力とディスプレイへの出力。多くのSoCには、それぞれ少なくとも1つが必要です。
CSI-2を使用するカメラインターフェース
1本、2本、4本のレーンのCSI-2を通じて、イメージセンサからSoCへデータを入力します。
DSIを使用するディスプレイインターフェース
DSIを通じてSoCからパネルへ出力し、TSMC N7ではレーン当たり最大4.5 Gbpsに対応します。
車載カメラおよびディスプレイのリンク
マルチカメラADAS、サラウンドビュー、車内ディスプレイに加え、レーダーにも対応。indieはレーダープロセッサにASIL-B対応D-PHY CSI-2 IPを使用しています。
モバイルおよびウェアラブルデバイス
バッテリ駆動の携帯電話やウェアラブル機器では、D-PHYの低消費電力モードが1回の充電で使える時間を左右します。
確認できるシリコン実績
IPベンダーには、動作実績のあるプロセスと、それを搭載した製品を出荷したお客様の2つの名前をご確認ください。
7～90 nm
TSMC N7からTSMC 90LPまでのD-PHYプロセス
1～4レーン
D-PHY v3.5、レーン当たり最大6.5 Gbps
35% · 50%
フルスピード量産テストを維持しながら、D-PHY RX+が完全なUniversal PHYに比べて削減する面積とリーク電力
12ノード、9ファウンドリ
Mixelの各規格のPHY IPがシリコン実証されている範囲：180 nm～5 nm
ASIL-B
AEC-Q100 Grade 1への対応を目指して設計された、車載向けD-PHY CSI-2 TXとRX
お客様事例 · MIPI D-PHY
2025年11月
indie
indieの車載レーダープロセッサとMMICは、MixelのASIL-B対応D-PHY CSI-2トランスミッタおよびレシーバを使用しています。このIPには、認証済みの機能安全関連成果物と安全マニュアルが付属していました。その後Mixelは、indieの設計内でMIPI D-PHY Conformance Test Suiteに基づくキャラクタライゼーションを実施しました。
「当社のレーダーポートフォリオをさらに発展させ、効率的で拡張性のあるADASアーキテクチャソリューションを実現するため、厳格な車載要件を満たせるMIPI IPプロバイダーが必要でした。Mixelとの長年のパートナーシップと、同社の豊富な車載分野の経験により、Mixelの能力と信頼性に全面的な確信を持っていました。今後も協力を続けていくことを楽しみにしています。」
Peter Gulden、レーダーシステムおよびソフトウェア担当エグゼクティブバイスプレジデント、indie
カタログ · PDF
2026年夏
PRO IP製品選択ガイド
C-PHY、コンボ、LVDS製品とともに、商用、産業用、車載用の各グレードのD-PHY製品番号をすべて掲載しています。各製品にはLiberty、LEF、GDSIIビューが付属します。
プレスリリース
2026年3月
Mixel MIPI PHY IPをPRO IPとして提供開始
D-PHY v3.5の対応内容、全5種類の実装、RX+が面積を35%削減する仕組み。
お使いのノードでD-PHYは提供されていますか？
ファウンドリとノードをIPの専門家にお知らせください。まだ一覧にないプロセスも含め、MIPI D-PHYのライセンスと提供状況を明確にご案内します。PHYを設計したMixelのエンジニアが相談に対応し、統合の完了まで支援します。
MIPI D-PHY IPに関する質問
MIPI D-PHYとは何ですか？
MIPI D-PHYは、MIPIのカメラインターフェースCSI-2と、ディスプレイインターフェースDSIおよびDSI-2の信号をチップ間で伝送する物理層です。SilvacoのMIPI D-PHY IPはv3.5仕様に基づいて開発され、後方互換性を備えています。1～4本のデータレーンに対応し、各レーンで最大6.5 Gbpsを実現します。TX、RX、TX+、RX+、Universalの各実装をライセンス利用できます。
CSI-2とDSIはどのように異なりますか？
CSI-2はカメラシリアルインターフェースで、センサからプロセッサへ画像データを転送します。DSIと、より新しいDSI-2はディスプレイシリアルインターフェースで、プロセッサからパネルへ画素データを転送します。個々のD-PHYトランスミッタまたはレシーバは、いずれか一方に対応します。Universal D-PHYは、どちらのインターフェースでもマスターまたはスレーブとして構成できます。
C-PHYではなくD-PHYを使うべきなのはどのような場合ですか？
最も幅広いファウンドリプロセスの選択肢が必要な場合や、独立したクロックを持つレーンベースのリンクが必要な場合は、D-PHYを選択してください。C-PHYは1～3組のトリオでデータを符号化し、トリオ当たり最大8.0 Gspsに対応します。SilvacoのC-PHYは3製品で提供されており、D-PHYの製品一覧はそれよりもはるかに多くなっています。両方が必要な設計では、コンボPHYがどちらのモードにも対応します。
どのファウンドリとノードで利用できますか？
SilvacoのD-PHY IPは、TSMC（N7、16FFC、22ULP、22ULL、28HPC+、40LP、40ULP、55ULP、65GP、65LP、90LP）、GlobalFoundries（22FDX、22FDX+）、Samsung（28FDSOI）、Tower（65ISC）、UMC（22ULP/22ULL）で提供されています。一覧にないプロセスについてもお問い合わせください。全規格を合わせると、Mixelは9ファウンドリ、12ノードでPHY IPをシリコン実証しています。
どのデータレートに対応していますか？
現在のD-PHY製品はレーン当たり1.0～4.5 Gbpsで動作し、多くは2.5 Gbpsに対応します。最速はTSMC N7のDSIトランスミッタで、4レーンそれぞれが4.5 Gbpsに対応します。D-PHY v3.5設計はレーン当たり6.5 Gbpsに達し、Silvacoは現在、TSMC 16FFCのC-PHY/D-PHYコンボ製品でこの速度を提供しています。
末尾の「+」は何を意味しますか？
「+」は、フルスピード内部ループバックテスト機能を追加したTX+およびRX+製品を示します。RX+はMixelの特許取得済みレシーバトポロジーで、完全なD-PHY Universal PHYを内蔵せずにフルスピード量産テストを実行できます。Silvacoによると、面積を35%、リーク電力を50%削減します。
関連するD-PHYおよびMIPI IP
MIPI
D-PHY、C-PHY、M-PHYを比較し、お使いのリンクに適した物理層を確認できます。
MIPI C-PHY
レーンの代わりに3線のトリオを使用。TSMC 22ULLと40ULPで提供。
C-PHY/D-PHY Combo
TSMCとSTのプロセスで、C-PHYまたはD-PHYとして動作する1つのPHY。
D-PHY TX+
フルスピード内部ループバックを内蔵したトランスミッタ。
D-PHY RX+
Universal PHYより35%少ない面積でフルスピード量産テストを実現。