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ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > マルチスタンダード マルチスタンダードSerDes IP：コンボおよび構成可能なPHY SoCが複数のインターフェース規格に対応する必要がある場合に、Silvaco傘下のMixelが提供するマルチスタンダードSerDes IP。 IPの専門家に相談 製品一覧を入手（PDF） 組み合わせ別のマルチスタンダードSerDes IP まず、リンクの接続先を確認してください。 C-PHY/D-PHY Combo カメラやパネルはC-PHYまたはD-PHYを使用します。1つのPHYがTX、RX、TX+、RX+、Universalとして、どちらのモードでも動作し、トリオ当たり最大8.0 Gsps、レーン当たり最大6.5 Gbpsに対応します。TSMCのN2Pから65 nmまでと、STの28FDSOIおよび40LPで提供されています。 C-PHY/D-PHY Comboを見る D-PHY/LVDS Combo TX

ホーム > 製品とワークフロー > AI駆動型設計 > 設計IP > MIPI MIPI IP: D-PHY, C-PHY and M-PHY Physical Layer IP Silvaco傘下のMixelが提供するシリコン実証済みMIPI IP。カメラ、ディスプレイ、ストレージのリンクが再スピンの原因とならないよう設計されたSoC向けソリューションです。 IPスペシャリストに相談する MIPI部品リストを入手する 3つのMIPI PHYと、それぞれが対応するリンク D-PHYとC-PHYはカメラおよびディスプレイのデータ転送に使用され、M-PHYはストレージ接続に使用されます。各IPは特定のファウンドリプロセス向けに設計されているため、問い合わせ前に自社のプロセスが対応しているか確認できます。 MIPI D-PHY データレーンはフォワードクロックと並行して動作し、CSI-2カメラおよびDSIディスプレイのトラフィックを伝送します。これは製品リストの中で最も豊富なカテゴリーで、TSMC、GlobalFoundries、Samsung、Tower、UMC向けに37製品が用意されており、TSMC N7から90LPまでをカバーしています。TX+およびRX+バージョンでは、フルスピードの内部ループバックテストにも対応します See

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP Design IP：SoC開発向けのシリコン実証済み半導体IPコア MixelのMIPI PHYから標準セルやメモリコンパイラまで、量産シリコンですでに動作しているIPコアをライセンスし、お客様のチームにしか開発できない機能にエンジニアを集中させられます。 技術説明を依頼 PRO IPカタログをダウンロード IPコアを自社開発せずにライセンスする理由 社内で設計する各ブロックには、個別の開発、検証、ファウンドリでの認定が必要です。しかし、お客様がそのチップを選ぶ理由となるブロックは限られています。 市場投入までの期間 MIPI PHYやメモリコンパイラをゼロから開発するには12～18か月かかります。SilvacoのProduction Ready Offerings（PRO IP）は、初日からお客様のフロー向けにキャラクタライズされた状態で提供されます。チームはシステムレベルの検証から開始できます。 シリコンのリスク低減 シミュレーションに合格してもウェーハ上で不具合が発生すれば、再製造が必要です。すべてのPRO IP製品は、複数のファウンドリと複数のノードの量産シリコンですでに動作しています。 総保有コスト ライセンス料は目に見える費用です。ブロックを自社開発すると、エンジニア、そのEDAライセンス、ファウンドリでのキャラクタライゼーションの費用が加わります。さらに、シリコンとシミュレーションの結果が一致しない場合の再製造、各プロセス派生版の保守も必要です。PRO IPでは、これらの費用をすでに一度負担しています。 インターフェース、メモリ、サブシステムに適したIPを探す

ホーム > 製品とワークフロー > AIを活用した設計 > アナログ・カスタムIC設計 > PEX Certify PEX Certify：寄生抽出フローの検証と比較 PEX Certifyは、PDKや抽出ツールの変更後も寄生抽出フローの整合性が維持されているかをネットごとに確認し、サインオフに使用する前に明らかにします。 技術エキスパートに相談 ドキュメントを読む PEX Certifyの機能 PEX Certifyは2つの抽出ネットリストを比較し、相違する箇所とその大きさを示します。回路シミュレーションを一度も行うことなく、寄生成分そのものから結果を得られます。新しいPDK、抽出ツールのリリース、フロー設定を採用するたびに、信頼性を確認すべき抽出結果が増えるため、この比較は重要です。各結果の寄生ネットワークは、目視で判断するには複雑すぎます。PEX Certifyは、寄生成分を比較するPEX Diffと、名称が一致しない2つのネットリストを対応付けるPEX Linkの2つのツールで構成されます。 主な機能 既存のフローで生成されたネットリストを使用し、事前にテストベンチを作成する必要はありません。 比較対象 ピン間抵抗とRC遅延、ネット間容量、および各層の寄与まで含めた全体の統計を比較します。デバイスパラメータも比較し、インスタンス部分が正しく抽出されたことを確認できます。主要なASCIIネットリストやOpenAccess抽出ビューに対応し、異なる形式間での比較も可能です。 構成要素 PEX Diffはネットとピンを名称で対応付け、寄生成分を比較します。

ホーム > 製品とワークフロー > AIを活用した設計 > アナログ・カスタムIC設計 > VarMan XMA VarMan XMA：フルチップメモリの歩留まり解析 メモリの一部のスライスではなく、メモリ全体の歩留まりを推定します。VarMan XMAはアレイ全体を再構築し、その全体に対してモンテカルロ解析を実行します。これにより、報告する歩留まりは外挿ではなくシミュレーションに基づくものになります。 技術エキスパートに相談 ドキュメント VarMan XMAの機能 VarMan XMAは、基準SPICEシミュレータを使用して、メモリ全体の歩留まり解析を実行します。通常、実際の全規模での解析は現実的ではありません。そのため、一般的な代替手段ではスライスやクリティカルパスをシミュレーションし、結果を推定します。この推定が誤差の原因となります。Fast SPICEは実行時間と引き換えに精度を犠牲にし、ブロックごとのシグマコーナーを組み合わせると、シリコンと一致しない歩留まりが得られることがあります。 主な機能 単一セルの実行で期待される精度を、メモリ全体で維持します。 メモリ全体の解析 バンク、ワード線ドライバ、ローカルI/O、ロジック、コントローラをすべて解析に含めます。XMAはこれらのブロックから数分でメモリを組み立て、その全体をシミュレーションします。 手法 VarManの高速モンテカルロカーネルと高シグマカーネルをメモリ全体に適用し、不良の高速検出と歩留まり推定を行います。従来のモンテカルロ解析と比べて、最大100倍高速に不良を検出します。 検証実績 FinFET、FDSOI、プレーナCMOSのファウンドリプロセスで検証されています。XMAは、現在のフローで使用している基準SPICEシミュレータと連携して動作します。 インターフェース

ホーム > 製品とワークフロー > AIを活用した設計 > アナログ・カスタムIC設計 > VarMan VarMan：アナログ、ライブラリ、メモリ向けの統計的ばらつき・歩留まり解析 モンテカルロ法と同等の精度の結果を最大30倍高速に取得し、シリコンで判明する前に、プロセスばらつきに対する回路の動作を把握できます。 技術エキスパートに相談 ドキュメント VarManの機能 設計が典型的なコーナーで合格しても、実際のシリコンでは目標歩留まりを達成できない場合があります。テープアウト後に判明すれば、再製造の費用が発生します。VarManはアナログ、ライブラリ、メモリ設計のばらつき・歩留まり解析を実行し、設計を変更できる段階で問題を明らかにします。総当たりのモンテカルロ法では、結果を得るために数百万回から数十億回の実行が必要になることがあります。メモリのビットセルでは7シグマ以上までの確認が必要な場合があります。VarManは、機械学習と統計的サンプリングによってシミュレーションすべきケースを選び、最大30倍高速に結果を得ます。 主な機能 先端ノードのFinFETおよびFDSOI技術で検証された7種類の解析を提供します。利用可能な解析は、VarMan Analog、VarMan Library、VarMan Memoryの各エディションによって異なります。MemoryにはXMAオプションを追加できます。 高速モンテカルロ 従来のモンテカルロ法を全面的に実行した場合と同等の結果を、最大30倍の速度で得られます。精度の目標はユーザーが設定します。 28 nmバルクCMOS VCOでは、要求された50,000回のモンテカルロ実行を、587回のVarMan実行で代替しました。 高シグマ解析 性能限界：必要なシグマ値を指定すると、その歩留まりで維持できる性能限界が得られます。設計に複数の故障領域がある場合も、少ないシミュレーション回数で解析できます。 歩留まり推定：性能限界を設定すると、少ない実行回数で4～6シグマ以上までの歩留まりが得られます。各パラメトリック不良の原因となるプロセス条件も確認できます。 High Sigma

ホーム > 製品とワークフロー > AIを活用した設計 > アナログ・カスタムIC設計 > Viso Viso：寄生成分の解析、探索、デバッグ 寄生ネットリストを読み込み、長時間のポストレイアウトシミュレーションを開始する前に、レイアウトがどのネットに悪影響を及ぼしているか、その原因とともに確認できます。 技術エキスパートに相談 ドキュメントを読む ネットリストから直接行う寄生成分解析 Visoは、RCネットワーク向けのSilvacoの寄生成分解析ツールです。寄生ネットリストを入力すると、抽出された抵抗と容量が設計に悪影響を及ぼしている箇所を示します。クロストーク、信号の弱化、ネット対称性の不均衡、遅延の悪化、IRドロップについて、それぞれ原因を追跡します。シミュレーションを介さず、ネットリストだけから結果を得られます。 測定、探索、確認できる内容 まず、すべてのネットにわたって1つの指標を確認します。次に層ごとに掘り下げ、原因となるRCセグメントを特定します。 解析 クロストーク、信号の弱化、RC遅延、ネット対称性、IRドロップに加え、ピン間抵抗、アクセス抵抗、電圧マップ、複素インピーダンスを測定します。差動ペアや並列ペアを含め、ネットを直接比較できます。 ポイントしてクリックするだけで、その場で等価抵抗やRC遅延を確認できます。健全性チェックでは、短絡や未接続のインスタンスを数秒で検出します。 探索 まず寄生成分上で修正を試します。抵抗やビアの削除、追加、値の変更、あるいは層全体の抵抗率の変更を行い、レイアウトを変更せずに解析を再実行できます。 Visoは各結果の原因となる素子をレイアウト上に表示します。寄生成分にGDSIIまたはOpenAccessのデータを重ね合わせ、指定した初期条件でマルチフィンガーピンを統合できます。 電源ネットワーク 規模を問わず電源ネットワーク全体を読み込みます。抵抗、遅延、電圧降下を全体にわたってマッピングし、デバッグや仮定条件の探索を行います。通常なら待つ必要がある電源シミュレーションを省略できます。 容量とインターフェース 100 GBを超える寄生ネットリストや非常に大規模な電源ネットを読み込み、2Dおよび3Dで表示します。 VisoはCadence Virtuosoと連携します。すべての解析をコマンドラインからも実行できます。GUIで信頼性を確認したチェックを、各プロジェクトのバッチ検証スクリプトとして利用できます。

ホーム > 製品とワークフロー > AIを活用した設計 > アナログ・カスタムIC設計 > Jivaro Pro Jivaro Pro：レイアウト後SPICEシミュレーションのための寄生素子削減 Jivaro Proはシミュレーション前に抽出寄生ネットワークを縮小し、ユーザーが指定する精度でレイアウト後SPICEをより早く完了させます。 技術エキスパートに相談 ドキュメント Jivaro Proの機能 Jivaro Proは、抽出によって生成されたネットワークに特許取得済みの数学的な寄生素子削減を適用します。回路の複雑さを抑え、レイアウト後SPICEシミュレーションを最大15X高速化します。速度と引き換えに許容する精度の変化は、ツール内の固定設定ではなく、ユーザーが決定します。世界中のIDMやファブレス半導体企業の設計チームが使用しています。独立したツールであるため、使用する抽出ツールやシミュレータを問わず、その間に組み込めます。 主な機能 ネットリストをどこで、どの程度削減するかを決定できます。 削減 特許取得済みの数学的手法であるモデル次数削減により、選択した許容誤差内で寄生ネットワークを縮小します。設計に適応する自動モードから開始することも、速度と精度のバランスを自ら制御するために30以上のパラメータを調整することもできます。 階層内の任意の単一ネット、サブ回路全体、パスを削減対象とし、それぞれに個別のしきい値を設定できます。マルチフィンガーデバイスの統合やダミー構造の除去も可能で、すべてをGUIで設定・確認できます。 対応範囲 制御電源を含むR、RC、RCC、RLC、RLCKネットワークに対応します。複数コーナーで抽出したネットリストや、温度によって変化する寄生ネットワークも削減できます。 電源ネットとメタルフィルをシミュレーションに残し、通常必要となる実行時間を抑えながら精度を高められます。 ファイル形式 DSPF、SPEF、SPICE3、HSPICE、Spectreのネットリスト、Calibre

ホーム > 製品とワークフロー > AIを活用した設計 > アナログ・カスタムIC設計 > Hipex Hipex：フルチップのルールベースRC寄生素子抽出 Hipexはチップ全体または選択したネットのみの寄生素子を抽出し、レイアウトによって加わる抵抗と容量を回路図ネットリストに書き戻して、レイアウト後シミュレーションに備えます。 技術エキスパートに相談 ドキュメント Hipexの機能 後になって見つかった寄生成分は、原因となるレイアウトまでさかのぼるのが最も困難です。Hipexは、まだ配線を動かせる段階でそれを検出します。GDSIIから階層型のアナログ、ミックスドシグナル、メモリ、SoCレイアウトを、セルネットリストとルールベースのテクノロジーファイルとともに読み込みます。続いて各寄生抵抗と寄生容量を抽出し、回路図ネットリストに付加します。Expertレイアウトエディタ内から実行できます。式だけでは精度が不足する領域では、フィールドソルバーモードを使用します。 寄生素子抽出機能 抽出 チップ全体を抽出するか、対象のネット、ノード、レイヤーを指定して、その他を変更せずに抽出できます。集中定数RC、Cのみ、Rのみ、結合C、完全分布定数RCから選択できます。 ルールベースの式により、2D抽出ツールの速度で、3Dに近い精度の容量を得られます。 デバイス Hipexが出力するネットリストは、レイアウト自体の階層に従います。MOSFET、MESFET、BJT、JFET、ダイオード、コンデンサ、抵抗に加え、ユーザー定義のパラメータ化デバイスを認識します。 45°および90°のグリッドに沿わないデバイスや、任意形状の抵抗も正しく抽出できます。 チェック 同じ処理内で電気ルールチェックを実行し、短絡、断線、未接続ネットを検出します。 出力 回路図ネットリストには、元のノード名を維持したまま、抽出した抵抗と容量が付加されます。SPICE、DSPF、SPEFとして出力できます。または、各ネットの総容量と、そのネット内の点間抵抗を示すP2Pを選択できます。 性能 ストライピングアルゴリズムにより、フルチップRC抽出をマルチプロセッササーバーの各プロセッサに分割します。大規模設計でも効率的なメモリ使用を維持します。 フロー内でのHipexの位置付け 入力

ホーム > 製品とワークフロー > AIを活用した設計 > アナログ・カスタムIC設計 > SmartDRC/LVS SmartDRC/LVS：アナログ、デジタル、ミックスドシグナルICの物理検証 レイアウトをファウンドリのルールおよび対応する回路図と照合し、レイアウトエディタで結果をデバッグします。 FTCOの専門家に相談 ドキュメント SmartDRC/LVSの機能 SmartDRC/LVSはSilvacoの物理検証ソフトウェアです。アナログ、デジタル、ミックスドシグナルICのレイアウトに対し、デザインルールチェック、レイアウト接続抽出、レイアウトと回路図の比較を実行します。シリコンで実証され、Tower Semiconductor、X-FAB、UMCのファウンドリ認証を取得しています。本ツールの前身は、2009年から販売されていたPOLYTEDAのPowerDRC/LVSです。Silvacoは2021年1月にPOLYTEDAを買収しました。 1つの物理検証ツールでDRC、LVS、NVNに対応 テープアウトの計画を立てられる予測可能な実行時間で、ファウンドリのルールをチェックします。 チェック機能 デザインルールチェック、レイアウトと回路図の比較、ネットリスト同士の比較を利用できます。アンテナ、密度、パッド、ラッチなどの特殊ルールも含まれます。電気的チェックでは、短絡、断線、フローティングネットを検出します。 任意の角度で描画されたデバイス形状に対応し、同じツールで2つのレイアウトの比較やフィル層の生成を行えます。抽出時には、応力やウェル近接効果を含む形状依存のデバイスパラメータを計算します。 アーキテクチャ One-Shotレイアウトスキャンは、レイアウトの各ストリップを1回走査する間に複数のルールチェックをまとめて実行します。実行時間は予測可能で、CPUを追加すると速度はほぼ線形に向上します。ファウンドリ認証済みの180nmデッキでは、フラット処理でも1時間に約1,600万トランジスタを処理します。 ジョブはルールグループ、レイアウトストリップ、マクロブロック単位に分割され、1台または複数台のマルチコアホストで実行されます。LinuxおよびWindowsで、128コアまでのスケーリングが実証されています。 デバッグ SmartRDEでは、実行設定を行い、結果を詳しく確認できます。DRC違反をルールやセルで並べ替えたり、領域で絞り込んだりできます。各違反を修正済みまたは除外対象としてマークし、フラットな一覧ではなく階層をたどって確認できます。 LVS不一致をレイアウトと回路図の両方にクロスプローブできます。セル、ネット、デバイスタイプで絞り込めます。Expertではエラーを直接閲覧でき、実行ごとにグラフィカルレポートとテキストレポートが生成されます。 ルールと連携 変数、条件分岐、マクロ、インクルードを備えたPWRL（「Power-L」と発音）でデッキを記述します。デッキ全体、または保護が必要な部分のみを暗号化できます。コンパイル専用モードでは、レイアウトを処理する前にルールファイルをデバッグできます。 単独でもSilvacoのフローの一部としても使用できます。OpenAccessをネイティブに読み込み、Expertやサードパーティーのレイアウトエディタと連携します。

Gatewayが駆動する、回路図駆動レイアウト用のレイアウトエディタ。 ホーム > 製品とワークフロー > AIを活用した設計 > 回路シミュレーション > InVar InVar：アナログ・ミックスドシグナル設計のIRドロップ・熱解析 シミュレーションでは問題のないブロックでも、電源電圧が低下したり高温になったりすることがあります。InVarは、レイアウトをまだ変更できる段階で、その箇所を示します。 技術エキスパートに相談 ダウンロードとドキュメント InVarの機能 InVarは、アナログおよびミックスドシグナルIC向けのSilvacoのIRドロップ・熱解析ツールです。メモリ、標準セル、カスタムデジタルブロック、高速I/O、アナログ回路など、トランジスタレベルの設計自体を解析します。単一ブロックからフルチップまで対応します。熱と電圧降下を1つの問題として扱い、それぞれの結果に相互の影響が反映されます。 主な機能 テープアウト予定のレイアウト上で、電源電圧降下と温度を相互の影響を考慮して確認します。 IRドロップ解析 トップレベルの接続端子から末端のトランジスタまで、すべての電源ネットワークを確認できます。過渡および静的チェックは、同じ実行で信号ネットと電源ネットを対象とし、InVar EM/IRはファブのエレクトロマイグレーションルールを直接読み込みます。階層ブロックモデルにより、フラット実行の精度を維持しながら実行時間とメモリ使用量を抑えます。 熱解析 あらかじめ定義されたコーナーを事前に選択することなく、ダイ上の各デバイスと各配線の温度を取得できます。数個のトランジスタからフルチップまで対応します。Silvacoは研究所およびファウンドリで熱解析の精度を検証しています。 手法 InVarは、電力、電圧降下、温度を同時にシミュレーションします。この手法は特許を取得しており、並列処理に対応した真正のSPICEエンジン上で動作します。事前のキャラクタライゼーションは不要です。階層設計では、マクロモデリングモジュールが電圧と温度の変化を上位階層に伝達し、1回の実行でフルチップの結果を得ます。 対応範囲 テクノロジーファイルがある限り、FinFETを含むすべてのプロセスノードに対応します。プロセッサ、有線・無線ネットワークチップ、センサ、大電流IC、ディスプレイが対象です。 連携先 InVarは業界標準の設計ファイルを読み込み、他のツールで利用できる結果を出力します。 入力

ホーム > 製品とワークフロー > AIを活用した設計 > アナログ・カスタムIC設計 > Gateway Gateway：アナログ・ミックスドシグナル設計向け階層型回路図エディタ アナログ、デジタル、ミックスドシグナル、RFのIC設計を一度だけ入力します。Gatewayはその1つの回路図から、シミュレーション、レイアウト、LVS向けのネットリストを生成するため、工程間での再入力は不要です。 技術エキスパートに相談 ダウンロードとドキュメント Gatewayの機能 Gatewayの機能Gatewayは、集積回路設計向けのSilvacoの回路図エディタです。アナログ、RF、デジタル、ミックスドシグナル回路を1つの階層型回路図に入力すると、Gatewayが後続フローで読み込むすべてのビューを生成します。開始地点によって、その後の受け渡しの数が決まります。ここから始めれば、描いた回路をそのままSmartSpiceでシミュレーションし、Expertでレイアウトし、SmartDRC/LVSで検証できます。フラット型でも階層型でも、任意のプロセス技術に対応します。他の回路図エディタの設計は、OpenAccessまたはEDIFを介して取り込めます。 主な機能 1枚のシートに収まらない設計と、それを共有するチームのために構築されています。 編集 設計がどれほど大規模になっても、1つの階層内で複数のビューとシートを扱えます。配線やバスをその場で編集し、バスの分割や複数バスの統合も行えます。 配線、ピン、ネット名で接続するほか、暗黙的接続、グローバル接続、継承接続も利用できます。バス、インスタンス、ノードの命名ルールにより、大規模設計の可読性を維持します。 チェックと確認 独自の電気ルールおよび作図ルールのチェックを設定すると、Gatewayがシミュレータに渡す前にネットリスト違反を示します。パラメータの最小値・最大値制限により、入力ミスをその場で検出できます。 デバイスパラメータ、DCバイアス、しきい値を、各MOSデバイスの動作領域まで、任意の階層の回路図上に直接表示できます。View Infoは階層間で信号を追跡し、クロスプローブは各ネットと波形を結び付けます。 形式とインターフェース 1つの回路図からSPICE、CDL、NDL、Verilog（IEEE 1364）のネットリストと、HSPICE互換の入力デッキを生成します。 OpenAccessとiPDKに対応し、EDIF 2 0