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ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > ファウンデーションIP > メモリコンパイラ > ROMコンパイラ ROMコンパイラ SilvacoのROMコンパイラは、SoCに必要なサイズとmuxに合わせてビアプログラム型の組み込みROM IPを生成します。メモリアレイのリークはゼロです。 IPの専門家に相談 IP選択ガイドをダウンロード ROMコンパイラがダイ面積とリークを抑える仕組み サイズとmuxを設定すると、コンパイラがそれに適合するインスタンスを生成します。一覧から選んだ固定マクロに合わせてフロアプランを調整する必要はありません。 ビットセルとアーキテクチャ すべての格納データは単一のプログラミング層であるvia 1上に配置されるため、ビットセルを小さく保ち、ダイコストを低減できます。コンパクトなビアアーキテクチャを採用したセルは、超高密度を実現します。Silvacoは、ローカルおよびグローバルばらつきとミスマッチに対して設計を検証し、歩留まりを維持します。 性能 高速な読み出しが可能です。コンパクトなビア構造によって浮遊容量が減少し、動的電力も低減します。 リーク メモリアレイのリークはなく、周辺回路のリークは最小限です。バッテリ駆動デバイスでは、これがバッテリ寿命の維持につながります。 柔軟性 8～128のmuxオプションを選択し、フロアプランに必要なアドレス範囲を設定できます。標準範囲を超える仕様が必要な場合は、コンパイラチームが面積、電力、性能の目標に合わせてインスタンスを調整します。

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > ファウンデーションIP > メモリコンパイラ > レジスタファイルコンパイラ 1ポートおよび2ポートのレジスタファイルコンパイラ Silvacoのレジスタファイルコンパイラは、指定したワード数、ビット幅、muxに応じた1ポートおよび2ポートのレジスタファイルIPを生成します。小規模なオンチップメモリを自ら設計する代わりに、ライセンスを取得して利用したいSoCチーム向けのソリューションです。 IPの専門家に相談 IPカタログをダウンロード 設定内容と生成される成果物 アレイの仕様を設定すると、コンパイラはキャラクタライズ済みのインスタンスをLiberty、LEF、GDSIIの各ビューとともに生成し、設計フローですぐに利用できます。 アーキテクチャ Silvaco独自のアーキテクチャは高密度と低消費電力を優先し、マクロを小型に保ちます。アレイは分割されており、内蔵スイッチに対応し、Standby、Retention、Shutdownの各モードを備えています。 構成 単一電源で動作させることも、周辺回路とコアの電源レールを分けることもできます。ワード幅とmuxはインスタンスごとに設定します。バイト単位の書き込み、データ保持モードに加え、オプションの組み込み自己テストおよび修復（BIST/R）を利用できます。 最適化 低消費電力、汎用、高性能の各バリアントから選択できます。さらに、しきい値電圧（multi-Vt）と動作モードを選択し、速度とリークのトレードオフを調整できます。 歩留まり インスタンスは、グローバルばらつきとローカルばらつきに対する耐性を検証済みです。ECCビットと柔軟なワードサイズおよびアドレッシングにより、冗長性を組み込む余地が得られます。 対応プロセス コンパイラ技術は180

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > ファウンデーションIP > メモリコンパイラ > SRAMコンパイラ シングルポートおよびデュアルポートSRAMコンパイラ SilvacoのSRAMコンパイラは、指定されたTSMC、GlobalFoundries、UMCの各プロセスで、インスタンスごとに構成可能なシングルポートおよびデュアルポートの組み込みSRAM IPをSoCチームに提供します。チップをメモリに合わせるのではなく、メモリをチップに適合させられます。 IPの専門家に相談 SRAMコンパイラのデータシートを請求 SRAMコンパイラの機能 電力予算に適したバリアントを選択し、それを基にメモリのその他の仕様を構成します。 最適化 低消費電力、汎用、高性能の各バリアントから選択できます。複数の電力モードにより、リークと復帰時間のトレードオフを調整できます。また、複数のしきい値電圧（Vt）オプションと動作モードによってアレイの動作速度を設定します。 アーキテクチャ 設計では低消費電力動作を優先し、面積の制約が厳しい場合に対応する高密度オプションも用意しています。55 nm、40 nm以下では、Nap、Retention、Nap plus Retentionの各モードを利用できます。内蔵電源スイッチにより、きめ細かな制御が可能です。単一電源、または周辺回路とコアに独立した電源レールを使用できます。 歩留まりと完全性

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > ファウンデーションIP > メモリコンパイラ 組み込みメモリコンパイラ：SRAM、レジスタファイル、ROM Silvacoのメモリコンパイラは、SoCに適したSRAM、レジスタファイル、ROMのインスタンスを生成します。カタログ製品に合わせて設計するのではなく、オンチップメモリを構成したい設計チーム向けのソリューションです。 IPの専門家に相談 IPカタログをダウンロード メモリの種類を選び、構成を設定 カタログ掲載のインスタンスは面積とリークがあらかじめ決まっており、統合時にはその制約を受け入れる必要があります。コンパイラでは逆のアプローチを取ります。ワード数、ビット幅、mux、電力モードを指定すると、その条件に適合するインスタンスが生成されます。このため、1つのSilvacoメモリコンパイラで、AIアクセラレータからウェアラブル機器まで、幅広い設計に対応できます。 シングルポートおよびデュアルポートSRAM 低消費電力、汎用、高性能の各バリアントを備えた汎用読み書きメモリです。55 nm以下では、ナップモードとリテンションモードにより、コアのデータを保持しながらリークを削減します。周辺回路とコアは単一電源または2系統の電源で動作させることができ、必要に応じて書き込みマスクを追加できます。 カタログ：12種類のコンパイラ · シングルポート7種類、デュアルポート5種類 · TSMC、GlobalFoundries、UMC · 22–130 nm SRAMコンパイラ

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > テスト機能 > D-PHY RX+ Mixel D-PHY RX+：フルスピードループバックテスト付きD-PHYレシーバ D-PHY RX+は、簡略化したトランスミッタを内蔵するMIPI D-PHYレシーバです。SoCのカメラまたはディスプレイ入力を、量産ラインと実使用環境の両方でフルスピードでテストできます。 IPの専門家に相談 RX+製品一覧を取得 D-PHY RX+製品 RX+は、TSMC 28HPC+向けのスタンドアロンD-PHYレシーバ、およびN5、N6、16FFC向けのC-PHY/D-PHYコンボレシーバとして提供します。送信側を設計する場合は、D-PHYTX+をご利用ください。 ファウンドリ 製品名 機能 TSMC D-PHY

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > テスト機能 > D-PHY TX+ Mixel D-PHY TX+：フルスピードループバックテスト機能を備えたD-PHYトランスミッタ D-PHY TX+は、MixelのMIPI D-PHYトランスミッタに専用レシーバを組み合わせています。SoCがカメラやディスプレイへのリンクを駆動する際、テスタ上でも実際の使用環境でも、送信側の動作をフルスピードで検証できます。 IPの専門家に相談 TX+の製品一覧を入手 後付けではなく、PHYに組み込まれたテスト機能 受信側を設計していますか？D-PHY RX+は、同じフルスピードテスト機能をレシーバに内蔵しています。 機能 TX+は、自身の高速出力をPHY内部のレシーバに戻し、最大データレートで検査します。この経路はシリアルピンから分離されているため、基板上の部品が結果に影響することはありません。テスタでIP全体をテストし、チップがシステム内で動作し始めた後にも再度テストできます。車載および医療分野では、MIPIリンクにこのような機能を求めるケースが増えています。Mixelは、ハードマクロのカバレッジが100%であると報告しています。そのため、チップを組み込む基板を製作する前に、初回シリコンで送信側の動作を確認できます。 削減できるもの 標準的なD-PHYでは、フルスピードテストにUniversal構成が必要です。製品出荷後には使用しない高速レシーバと低消費電力レシーバのために面積を費やすことになります。Mixelの数値によると、TX+はUniversalより面積を約30%、リーク電力を約40%削減しながら、同じテストを実現します。高速ピンの容量性負荷も軽減されるため、さらに高いデータレートに対応する余裕が生まれます。 追加コスト 通常のD-PHYトランスミッタに比べて、面積は約10%増加します。これはレシーバの分です。Mixelは、テスタに関する削減効果の数値を提示していません。お使いのテストフローについてIPの専門家に相談し、具体的なケースで検討してください。

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > LVDS > LVDSデシリアライザ LVDSデシリアライザIP Silvaco傘下のMixelが提供するLVDSデシリアライザです。リンクの受信側に位置し、4つのシリアルチャネルをパラレルデータに戻す必要があるSoC向けに設計されています。 IPの専門家に相談 製品一覧をダウンロード LVDSデシリアライザの機能 トランスミッタが送信したデータを受け取り、元のパラレルワードとしてロジックに渡します。 出力されるデータ デジタルCMOSで構築されたTIA/EIA-644互換の4つの受信チャネルを備えています。25～165 MHzでクロック動作させ、チャネル当たり7ビットまたは10ビットのパラレル出力を選択できます。 周辺回路の設計負担を削減 レシーバでは常に十分なマージンの確保が課題になります。各データチャネルをクロックチャネルに整合させることで、Mixelが実現できる限りのマージンを確保し、新しいプロセスへの移行も容易にします。PLLはオンチップで、外付け部品は不要です。他の回路にも外付け部品は必要ありません。アイドル時のパワーダウンモードを備え、低振幅信号によってEMIを抑えます。 TSMC 40LP向けとして掲載 各チャネルの定格は1000 Mbpsです。同じリンクの送信側については、LVDSシリアライザをご覧ください。入力でMIPI D-PHYにも対応する必要がある場合は、D-PHY / LVDS

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > LVDS > LVDSシリアライザ LVDSシリアライザIP Silvaco傘下のMixelが提供するLVDSシリアライザIPです。SoCから4つのLVDSチャネルを介してディスプレイパネルにパラレルデータを送信するチーム向けに、TSMC 40LPとUMC 40ULPで提供します。 IPの専門家に相談 LVDS製品一覧を取得 チップ上でのLVDSシリアライザの機能 SoCからパネルへつながるリンクの送信側を担います。 パラレル入力、シリアル出力 SoCが渡すパラレルデータを、シリアライザが4つのLVDSデータチャネルに出力し、5番目のチャネルでクロックを伝送します。幅はチャネル当たり7ビットまたは10ビットに設定できます。入力クロックは25～165 MHzの範囲で使用できます。 ノイズを抑えて伝送距離を延長 ケーブルが長い場合は、送信プリエンファシスを有効にすることで、距離が延びても低いビット誤り率を維持できます。低振幅出力がEMIを抑え、PLLは外付け部品を必要とせず、リンクはTIA/EIA-644に準拠します。 LVDSデシリアライザと組み合わせて使用 受信チップでは、LVDSデシリアライザが、送信側で選択した幅を使用して4つのチャネルからパラレルデータを復元します。Mixelは両者を1つのリンクとして設計しました。 ファウンドリおよびノード別のLVDSシリアライザIP まずファウンドリをご確認ください。Silvacoは各ファウンドリ向けに1製品、計2製品を掲載しており、どちらも商用、産業用、車載グレードで提供します。 ファウンドリ

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > Multi-Standard > 4.25 Gbps SerDes マルチスタンダードSerDes IP：1.0～4.25 Gbps Silvaco傘下のMixelが提供する、シリコン実証済みの4チャネル・マルチスタンダードSerDes IPです。1つのブロックでPCI Express、SATA、XAUI、バックプレーンの各リンクを実装するSoCチーム向けのソリューションです。 IPの専門家に相談 データシートと製品一覧を請求 製品ごとに見るマルチスタンダードSerDes IP まずプロセスを確認してください。ノードが適合して初めて、その他の条件が意味を持ちます。 仕様 値 製品 MXL4254A シリコン実証済みプロセス

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > Multi-Standard > D-PHY LVDS Combo RX D-PHY LVDSコンボレシーバIP MixelのD-PHY LVDSコンボレシーバIPは、4レーンのMIPI D-PHYまたは4チャネルのLVDSを受信する単一の入力PHYをSoCに提供します。信号源が変わっても入力を再設計する必要がありません。 コンボのデータシートを請求 製品一覧をダウンロード LVDSとD-PHYに1つのレシーバを使用する理由 受信側には、送信側とは異なる課題があります。 製品概要 MIPI D-PHYレシーバとLVDSデシリアライザを1つのPHYに統合し、TIA/EIA-644 LVDS規格に互換性があります。ソース同期方式でMIPIスレーブとして構成され、1つのクロックレーンと4つのデータレーンを使用して、高速モードと低消費電力モードで動作します。 受信側 トランスミッタは規格を選択できますが、レシーバは到着する信号を受け入れる必要があります。コンボレシーバを使えば、1つのSoC設計でLVDSまたはMIPI

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > Multi-Standard > D-PHY LVDS Combo TX D-PHY／LVDSコンボトランスミッタIP Silvaco傘下のMixelが提供する、ディスプレイまたはカメラリンクの送信側向けD-PHY LVDSコンボトランスミッタです。1つのPHYがMIPI D-PHYまたはLVDSレシーバを駆動するため、SoCには2つではなく1つの出力ブロックを搭載すれば済みます。 コンボのデータシートを請求 製品一覧をダウンロード 1つのトランスミッタからD-PHYとLVDSを駆動する理由 多くの出力PHYは、チップが接続できるレシーバの種類を1つに限定します。本製品なら選択肢を維持できます。 製品概要 MIPI D-PHYトランスミッタとLVDSシリアライザを同じPHYに統合しています。D-PHY側は1つのクロックレーンと最大4つのデータレーンを使用し、高速モードと低消費電力モードで動作します。LVDS側は各ピクセルクロックでチャネル当たり7ビットを送信し、TIA/EIA-644に互換性があります。 1つのPHYで両方に対応する理由 リンクの相手側のレシーバを、常に自分で選べるとは限りません。あるプロジェクトのパネルやブリッジはD-PHYを要求し、次はLVDSを要求することがあります。両方に対応する1つのトランスミッタなら、単一の出力PHYを統合・検証し、同じプロセスを使用する次のプロジェクトでも再利用できます。LVDSのみが必要な場合は、スタンドアロンのLVDS製品が対応します。 2製品、2つの用途 GlobalFoundries

ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > Multi-Standard > C-PHY/D-PHY Combo MIPI C-PHY／D-PHYコンボIP：1つのインターフェースで両規格に対応 SilvacoのC-PHY/D-PHYコンボIPは、どちらの規格にも対応する1つのPHYです。テープアウト前にカメラやディスプレイのリンクを1つの物理層に固定したくないSoCアーキテクト向けに設計されています。 コンボのデータシートを請求 製品一覧をダウンロード ファウンドリおよびプロセス別のMIPI D-PHY IP どのPHYでも最初に確認すべきことは、お使いのプロセスですでにシリコン実績があるかどうかです。 ファウンドリすべてのファウンドリSTTSMCノードすべてのノードN7世代すべての世代Gen 2プロトコルすべてのプロトコルMIPI D-PHYテスタビリティすべてのテスト機能任意検索17製品 FOUNDRY PART NAME FEATURES TSMC