Jivaro Pro
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Jivaro Pro: 레이아웃 후 SPICE 시뮬레이션을 위한 기생 성분 축소
Jivaro Pro는 시뮬레이션 전에 추출된 기생 네트워크를 축소하여 사용자가 설정한 정확도로 레이아웃 후 SPICE 실행을 더 빠르게 완료합니다.
Jivaro Pro의 기능
Jivaro Pro는 추출 결과의 네트워크에 특허받은 수학적 기생 성분 축소를 적용합니다. 회로 복잡도를 줄여 레이아웃 후 SPICE 시뮬레이션을 최대 15배 빠르게 완료합니다. 속도를 위해 허용할 정확도 손실은 도구의 고정 설정이 아닌 사용자가 결정합니다. 전 세계 IDM 및 팹리스 반도체 기업의 설계팀이 사용합니다. 독립형 도구이므로 종류에 관계없이 추출기와 시뮬레이터 사이에 배치됩니다.
주요 기능
넷리스트를 어디서 얼마나 축소할지 직접 결정합니다.
축소
특허받은 수학적 접근법인 모델 차수 축소는 선택한 허용오차 내에서 기생 네트워크를 줄입니다. 설계에 맞춰 조정되는 자동 모드로 시작하거나 30개 이상의 파라미터를 직접 제어하여 속도와 정확도의 균형을 정할 수 있습니다.
계층 구조 어디에서나 개별 넷, 전체 서브회로 또는 경로를 축소 대상으로 지정하고 각각 다른 임계값을 적용하십시오. 멀티핑거 소자를 병합하고 더미 구조를 제거한 후 GUI에서 전체를 설정하고 검토할 수도 있습니다.
지원 범위
제어 소스를 포함한 R, RC, RCC, RLC, RLCK 네트워크를 지원합니다. 여러 코너에서 추출한 넷리스트와 온도에 따라 변하는 기생 네트워크도 축소합니다.
전원 넷과 메탈 필을 시뮬레이션에 유지하여 일반적으로 수반되는 실행 시간 부담 없이 정확도를 높일 수 있습니다.
형식
DSPF, SPEF, SPICE3, HSPICE, Spectre 넷리스트, Calibre View 기생 넷리스트 또는 OpenAccess 데이터베이스를 입력하십시오.
2nm까지의 기술 노드를 지원합니다.
독립성
Jivaro Pro는 특정 추출 또는 시뮬레이션 도구에 종속되지 않습니다. 현재 플로에 통합되어 주요 EDA 제품군과 함께 실행됩니다.
추출기나 시뮬레이터에 내장된 축소는 고정 규칙을 따릅니다. 이 도구에서는 사용자가 전략을 결정합니다. Red Hat Enterprise Linux 7.9 및 8, SUSE Linux Enterprise Server 12에서 실행됩니다.
연동 도구
추출된 넷리스트를 입력하면 시뮬레이터에서 사용할 수 있는 더 작은 넷리스트가 출력됩니다.
입력
어떤 도구가 생성했든 추출된 기생 넷리스트를 사용할 수 있습니다.
출력 및 연계
레이아웃 후 실행을 위한 축소 넷리스트.
SmartSpice 또는 타사 SPICE 시뮬레이터가 축소 넷리스트로 레이아웃 후 시뮬레이션을 수행합니다. SmartSpice에는 자체 옵션으로 설정하는 Jivaro 축소 엔진도 내장되어 있습니다.
Viso: 축소 전후의 기생 네트워크 분석.
활용 분야
일정을 지연시키기 쉬운 레이아웃 후 실행에 활용합니다.
전체 시뮬레이션이 어려운 블록
추출된 그대로의 넷리스트로는 완료되지 않았던 레이아웃 후 시뮬레이션을 실행합니다. 이전에는 처리할 수 없었던 경우도 포함됩니다.
전원 넷 및 메탈 필을 포함한 시뮬레이션
정확도를 위해 이 요소들을 포함하십시오. 축소 넷리스트가 실행 시간을 관리 가능한 수준으로 유지합니다.
멀티코너 및 온도 의존 작업
코너 스윕과 온도 의존 기생 성분도 다른 넷리스트와 마찬가지로 축소합니다.
동일한 연산 예산으로 더 넓은 검증 범위
CPU나 메모리를 추가하지 않고 더 많은 시뮬레이션을 실행하십시오.
검증 사례 및 자료
설계팀이 자체 블록에서 측정한 결과를 확인하십시오.
고객
2022년 2월
Alps Alpine
센서와 전자부품을 제조하는 Alps Alpine은 고정밀 센서 제품 내부 IC의 개발을 가속하기 위해 Jivaro Pro를 도입했습니다.
“Jivaro Pro 도입 후 정확도를 유지하면서 레이아웃 후 SPICE 시뮬레이션 실행 시간이 일관되게 줄고 있으며, 40nm 및 55nm 노드에서 최소 5배의 개선을 확인했습니다.”
Yasuyuki Hattori, Alps Alpine Co., Ltd. 엔지니어링 본부 IC 엔지니어링 부서 선임 매니저
웨비나
2022년 2월
eTopus
eTopus는 고성능 컴퓨팅 및 데이터센터용 초고속 혼합 신호 IP를 개발합니다. FinFET 플로에서 대형 블록의 전체 레이아웃 후 실행에는 몇 주가 걸렸습니다.
“…당사 블록 하나의 전체 시뮬레이션에는 20일 이상이 걸렸습니다. Jivaro Pro를 사용한 후 설계자의 정확도 요구사항을 유지하면서 실행 시간이 6일로 줄었습니다.”
Harry Chan, 창업자 겸 CEO, eTopus
고객 발표 · SURGE 2025
2022년 2월
Silicon Creations
아날로그 설계 디렉터 Chung-Chun Chen이 Jivaro Pro로 고주파 아날로그 혼합 신호 구성요소의 검증을 가속하는 방법을 보여줍니다.
제품 소개서 · PDF
2022년 2월
Jivaro Pro – 빠르고 정확한 시뮬레이션을 위한 기생 성분 축소
130nm~7nm 설계에서 측정된 2.2~15.2배 속도 향상과 축소 대상, 대상 지정 방식, 입력 및 지원 플랫폼.
발표 자료 · PDF
2022년 2월
Jivaro Pro – 빠르고 정확한 시뮬레이션을 위한 기생 성분 축소
130nm~7nm의 다양한 설계 유형과 노드에서 2.2~15.2배 속도 향상, 넷별 선택적 축소, 소자 병합.
애플리케이션 노트 · PDF
2022년 2월
SmartSpice HPP: SPICE 정확도를 유지하는 고성능 병렬 처리
병렬 SmartSpice의 레이아웃 후 실행 처리 방식과 내부에서 Jivaro 축소를 설정하는 방법.
웨비나
2022년 2월
Jivaro 및 Viso의 Parasitic Pro 축소 및 분석 기술 발전
웨비나
2022년 2월
Jivaro 기생 성분 축소로 회로 시뮬레이션 플로 가속
가장 느린 레이아웃 후 실행부터 시작하십시오
추출 후 시뮬레이션에 가장 오래 걸리는 블록을 알려주십시오. 당사 엔지니어가 Jivaro Pro의
실행 시간 단축 효과와 그에 따른 정확도 영향을 보여드립니다.
Jivaro Pro 관련 질문
기생 성분 축소란 무엇인가요?
RC 축소라고도 하는 기생 성분 축소는 추출을 통해 레이아웃 후 넷리스트에 추가된 저항, 커패시터, 인덕터 네트워크를 줄입니다. 대부분의 요소를 제거하면서 넷리스트의 전기적 동작을 지정한 오차 범위 안에 유지합니다. Jivaro Pro는 작은 기생 성분을 규칙에 따라 제거하는 대신 특허받은 수학적 방법인 모델 차수 축소를 사용합니다.
Jivaro Pro는 얼마나 속도를 높이나요?
레이아웃 후 SPICE 시뮬레이션을 최대 15배 가속하며, 공개된 결과는 설계와 노드에 따라 2.2~15.2배입니다. Alps Alpine은 40nm 및 55nm에서 최소 5배를 보고했고, eTopus는 한 블록의 전체 시뮬레이션을 20일 이상에서 6일로 줄였습니다. 실제 효과는 설계에 따라 달라집니다.
축소하면 정확도가 낮아지나요?
허용한 만큼만 영향을 받습니다. 자동 모드는 설계에 맞는 균형을 선택하며, 30개 이상의 파라미터로 필요하면 넷별로 직접 설정할 수 있습니다. 동일한 넷리스트에서 핵심 넷에는 엄격한 정확도를 유지하고 전원 넷에는 적극적인 축소를 적용할 수 있습니다.
Jivaro Pro는 Silvaco 이외의 추출 및 시뮬레이션 도구와 연동되나요?
예. Jivaro Pro는 모든 추출 도구의 출력을 받아 축소 넷리스트를 SmartSpice 또는 타사 SPICE 시뮬레이터에 전달하므로 플로의 다른 부분을 변경할 필요가 없습니다. 입력은 DSPF, SPEF, SPICE3, HSPICE, Spectre, Calibre View 넷리스트 또는 OpenAccess 데이터베이스입니다.
어떤 기생 넷리스트 형식을 지원하나요?
DSPF, SPEF, SPICE3, HSPICE, Spectre 넷리스트, Calibre View 기생 넷리스트, OpenAccess 추출 뷰를 지원합니다. 이 파일 내부의 제어 소스를 포함한 R, RC, RCC, RLC, RLCK 네트워크를 축소하며 멀티코너 및 온도 의존 추출도 처리합니다. 신호 넷과 함께 전체 전원 네트워크를 축소할 수 있습니다.
어떤 기술 노드를 지원하나요?
Jivaro Pro는 2nm까지의 기술 노드를 지원한다고 명시되어 있으며 고객은 평면 및 FinFET 플로 모두에서 사용합니다. Alps Alpine은 40nm와 55nm에서, eTopus는 FinFET에서 사용합니다. Silvaco가 공개한 속도 향상 결과는 성숙한 130nm부터 첨단 7nm 설계까지 포함합니다.
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