Jamal Smith

首页 > 产品与工作流程 > AI 驱动设计 > 设计 IP 设计 IP：用于 SoC 开发、经过硅验证的半导体 IP 核 获取已在量产硅片中验证的 IP 核许可，从 Mixel MIPI PHY 到标准单元和存储器编译器，让工程师专注于只有您的团队才能构建的部分。 申请技术介绍 下载 PRO IP 目录 为什么选择许可 IP 核而非自行构建

首页 > 产品与工作流程 > AI 驱动设计 > 模拟与定制 IC 设计 > PEX Certify PEX Certify：认证和比较寄生参数提取流程 PEX Certify 可逐个网络展示 PDK 或提取器变更后寄生参数提取流程的结果是否仍与此前一致，在签核依赖该流程之前完成验证。 咨询我们的技术专家 阅读文档 PEX Certify 的功能 PEX Certify 比较两个提取网表，指出它们的差异位置和差异大小。答案直接来自寄生参数本身，无需执行任何电路仿真。每个新 PDK、提取器版本或流程设置都会引入一次团队必须信赖的提取，而其背后的寄生网络过于复杂，无法仅凭查看加以判断。PEX Certify

首页 > 产品与工作流程 > AI 驱动设计 > 模拟与定制 IC 设计 > VarMan XMA VarMan XMA：全芯片存储器良率分析 估计整个存储器的良率，而非仅分析其中的切片。VarMan XMA 重建完整阵列并对其执行蒙特卡洛分析，使报告的良率来自仿真而非外推。 咨询我们的技术专家 文档 VarMan XMA 的功能 VarMan XMA 利用您的基准 SPICE 仿真器，对整个存储器进行良率分析。通常，在完整规模下执行此类分析并不现实，因此常见的替代方法是仿真一个切片或关键路径，再外推结果。误差正是来自这种外推。Fast SPICE 以精度换取运行时间，而将各模块的

首页 > 产品与工作流程 > AI 驱动设计 > 模拟与定制 IC 设计 > VarMan VarMan：面向模拟设计、单元库和存储器的统计工艺变异与良率分析 在硅片结果揭晓前了解电路在工艺变异下的表现，以最高 30X 的速度获得蒙特卡洛精度的结果。 咨询我们的技术专家 文档 VarMan 的功能 设计可能通过典型工艺角检查，却仍无法在实际硅片中达到目标良率。如果流片后才发现，就需要承担重新流片的成本。VarMan 对模拟设计、单元库和存储器进行工艺变异与良率分析，使问题在仍可修改设计时显现。暴力蒙特卡洛方法可能需要数百万或数十亿次运行才能给出答案。存储器位单元可能需要验证至 7 sigma 甚至更高。VarMan 利用机器学习和统计采样选择值得仿真的情况，最高可将速度提升至 30X。 功能 提供七种分析，已在先进节点的 FinFET

首页 > 产品与工作流程 > AI 驱动设计 > 模拟与定制 IC 设计 > Viso Viso：寄生参数分析、探索与调试 加载寄生参数网表，在提交耗时的版图后仿真之前，了解版图影响了哪些网络以及原因。 咨询我们的技术专家 阅读文档 直接从网表进行寄生参数分析 Viso 是 Silvaco 面向 RC 网络的寄生参数分析工具。输入寄生参数网表，即可查看提取的电阻和电容在哪些位置影响设计。串扰、信号衰弱、网络对称性失衡、延迟劣化和 IR 压降均可追溯至根因。仅凭网表即可获得答案，过程中无需仿真。 可测量、探索和检查的内容 从覆盖所有网络的某项指标开始，再逐层深入至引发问题的 RC 线段。 分析

首页 > 产品与工作流程 > AI 驱动设计 > 模拟与定制 IC 设计 > Jivaro Pro Jivaro Pro：用于版图后 SPICE 仿真的寄生参数缩减 Jivaro Pro 在仿真之前缩减提取的寄生网络，使版图后 SPICE 仿真更快完成，精度由您自行设定。 咨询我们的技术专家 文档 Jivaro Pro 的功能 Jivaro Pro 对提取产生的网络应用专利数学寄生参数缩减技术。它降低电路复杂度，使版图后

首页 > 产品与工作流程 > AI 驱动设计 > 模拟与定制 IC 设计 > Hipex Hipex：基于规则的全芯片 RC 寄生参数提取 Hipex 可对全芯片或仅选定的网络进行寄生参数提取，再将版图引入的电阻和电容写回原理图网表，为版图后仿真做好准备。 咨询我们的技术专家 文档 Hipex 的功能 越晚发现的寄生效应，越难追溯到引发它们的版图。Hipex 可在您仍能调整连线时发现这些效应。它读取 GDSII 格式的层次化模拟、混合信号、存储器或 SoC 版图，以及单元网表和基于规则的工艺文件，然后提取每个寄生电阻和电容，并将其反标注至原理图网表。您可在 Expert 版图编辑器内运行 Hipex。对于仅靠方程无法达到足够精度的区域，可采用场求解器模式处理。

首页 > 产品与工作流程 > AI 驱动设计 > 模拟与定制 IC 设计 > SmartDRC/LVS SmartDRC/LVS：用于模拟、数字与混合信号 IC 的物理验证 根据晶圆代工厂规则及原理图检查版图，再在版图编辑器中调试结果。 咨询 FTCO 专家 文档 SmartDRC/LVS 的功能 SmartDRC/LVS 是 Silvaco 的物理验证软件，可对模拟、数字和混合信号 IC 版图执行设计规则检查、版图连接关系提取，以及版图与原理图比较。它已通过硅验证，并获得 Tower Semiconductor、X-FAB

由 Gateway 驱动、用于原理图驱动版图的版图编辑器。 首页 > 产品与工作流程 > AI 驱动设计 > 电路仿真 > InVar InVar：面向模拟与混合信号设计的 IR 压降及热分析 仿真正常的模块仍可能出现电源压降或过热。InVar 可在版图仍能修改时指出问题位置。 咨询我们的技术专家 下载与文档 InVar 的功能 InVar 是 Silvaco 面向模拟与混合信号 IC 的 IR 压降和热分析工具，可直接用于晶体管级设计，包括存储器、标准单元、定制数字模块、高速

首页 > 产品与工作流程 > AI 驱动设计 > 模拟与定制 IC 设计 > Gateway Gateway：用于模拟与混合信号设计的层次化原理图编辑器 模拟、数字、混合信号或 RF IC 设计只需输入一次。Gateway 从同一张原理图生成用于仿真、版图和 LVS 的网表，各步骤之间无需重新输入。 咨询我们的技术专家 下载与文档 Gateway 的功能 Gateway 的功能Gateway 是 Silvaco 面向集成电路设计的原理图编辑器。您可在同一层次化原理图中输入模拟、RF、数字和混合信号电路，Gateway 会生成后续流程所需的全部视图。起点决定后续需要多少次交接。从这里开始，您绘制的电路即可由