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2017

Know how your circuit behaves across process variation before silicon tells you, with Monte Carlo-accurate results up to 30X faster.

9 years ago

TCAD Simulations of TFET and Tunneling Diode

Researchers and designers are looking into a future of ultra-low power and ultra-low voltage (ULV) devices and designs. Portable devices, nodes, and sensors, energy harvesting are all examples of devices

9 years ago

TFT Panel Simulation Using SmartSpice Pro

TFT panels have already gained their undisputable reputation in a variety of professional and commercial applications. High quality, ease of customization, and comparably low manufacturing costs position these panels as

9 years ago

TFT 및 FPD의 신속한 설계

2016년 5월 17일 | 2:00am-2:30am (한국 시각) 이번 시간에 실바코의 EDA 툴 포트폴리오에 의한 TFT 및 FPD 설계 기법을 소개합니다.

9 years ago

TFT, LCD, OLED 디스플레이 설계에 TCAD 활용

2017년 5월 5일 | 3:00am-3:30am (한국 시각) 이번 시간에 TFT, LCD, OLED 디스플레이 설계에 활용할 수 있는 다양한 TCAD 기반 시뮬레이션 기법에 대해 논의합니다.

9 years ago

설계 초기에 신뢰성 분석을 하는 방법

2017년 4월 21일 | 2:00am-2:30am (한국 시각) 간단한 최소한의 입력 데이터를 사용하여, 다양한 유형의 IC 설계 초기에 전력, EM, IR drop을 분석할 경우, 견고함과 편의성을 보장하는 사례를 소개합니다.

10 years ago

Model Extraction for Body-Biased XDMOS Devices

Compared with regular MOSFET devices, the body bias effect in HVMOS is usually more pronounced. In addition to the regular threshold voltage increase with body bias, the LDD region of

10 years ago

Edge Effect Analysis on TFT Devices Using 3D Numerical Simulation

3D TFT analysis has been getting lots of attention due to issues caused by 3D effects such as the edge effect on the TFT characteristics. The presence of an enhanced

10 years ago

3D Simulation of Dual-Gate Thin Film Transistors

Dual-Gate Thin Film Transistors (DGTFTs) are often used in pixel driver and peripheral circuits for liquid crystal displays. This is because of the reduction of the gate-off state leakage current

10 years ago

Effect of Fin Thickness on Subthreshold Characteristics of 10 nm FinFETs Using 3D TCAD

The planar bulk Si metal-oxide semiconductor field-effect transistor (MOSFET) has reached its scaling limit due to various short channel effects (SCE). With 20 nm advanced planar technology, the source and

10 years ago

기생 추출의 요점

2017년 3월 24일 | 2:00am-2:30am (한국 시각) 기생 추출은 물리적 디자인을 완성하기 위한 필수 단계로서, 최신 노드에서는 기생 성분이 회로 디자인의 동작에 상당한 영향을 미칩니다. 의미 있고 현실적인 결과를 도출하기