SRAM 编译器
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单端口和双端口 SRAM 编译器
Silvaco 的 SRAM 编译器为 SoC 团队提供单端口和双端口嵌入式 SRAM IP，可在指定的 TSMC、GlobalFoundries 和 UMC 工艺上按实例配置，让存储器适配您的芯片，而非反过来。
SRAM 编译器功能
选择符合功耗预算的版本，再围绕它构建
存储器的其余部分。
优化
可选择低功耗、通用或高性能版本。多种电源模式使您能在漏电与唤醒时间之间进行权衡，多种阈值电压（Vt）选项和工作模式则决定阵列运行速度。
架构
设计优先考虑低功耗运行，并为面积约束更严格的场景提供高密度选项。55 nm、40 nm 及以下节点提供小睡、保持及小睡加保持模式。嵌入式电源开关支持更精细的控制，外围电路和核心可使用单电源或独立供电。
良率和完整性
编译器经过全局和局部变异验证。可增加 ECC 位，并通过灵活的字宽和寻址方式实现冗余。还可按需增加可配置写掩码，以及内建自测试和修复（BIST/R）。
工艺覆盖范围
当前目录中有十二款编译器具有料号，覆盖 TSMC、GlobalFoundries 和 UMC 的 22 至 130 nm 工艺。其背后的技术涵盖 180、152、130、110、90、85、65、55、40、28 和 22 nm，支持 G、LP 和 SOI CMOS，以及高压、BCD 和 eFlash 工艺。若您的工艺未包含在其中，编译器可进行移植。
功耗和面积
这些工作模式可使功耗最多降低 50%。分区阵列可延长电池续航，数据保持模式降低漏电流，高密度配置则节省面积。
低功耗模式
空闲存储器仍会漏电。这些模式让您在漏电量与
下次访问可等待的时间之间进行选择。
| 模式 | 核心 | 外围电路 | 状态说明 | 唤醒 | 相对于待机的漏电 |
|---|---|---|---|---|---|
| 活动 | 以 Vdd 供电 | 以 Vdd 供电 | 执行读写。产生动态功耗及少量漏电。 | — | — |
| 待机 | 以 Vdd 供电 | 以 Vdd 供电 | 保持供电，不访问。仅有漏电，无动态功耗。 | 快速 | 1.00× |
| 小睡 | 以 Vdd 供电 | 关闭 | 启用源极偏置。处于中间低功耗状态。 | 一个时钟周期，略慢于待机 | 0.69× |
| 保持 | 低于 Vdd | 关闭 | 核心保持在可保留数据的最低电压。 | 较慢：外围开关和电路需先上电 | 0.54× |
| 保持 + 小睡 | 以 Vdd 供电 | 关闭 | 启用源极偏置，核心处于标称电压。 | 较慢：外围开关和电路需先上电 | 0.28× |
| 关断 | 关闭 | 关闭 | 全部关闭。数据丢失。 | 最慢 | 0.1× |
漏电以待机为基准，数据为 Silvaco 公布的 4Kx32 实例在典型角、1.2 V 和 25 °C 下的结果。55 nm、40 nm 及以下节点提供小睡、保持以及保持 +
小睡模式。具体编译器支持哪些模式，建议向 IP 专家确认。
SRAM 编译器的适用场景
低功耗 SoC 缓存和缓冲区
小睡和保持模式可在两次访问之间保留数据并降低漏电。
电池供电和 IoT 设计
阵列分区和保持模式使待机耗电保持较低水平。
高性能计算模块
具有多种 Vt 选项和工作模式的高性能版本。
需要 ECC 和冗余的设计
ECC 位加上通过灵活寻址实现的冗余，并可按需提供 BIST 和修复功能。
先查找节点，再确定料号
Silvaco 的编译式存储器已应用于数百万片晶圆和数千款设计。
请从晶圆代工厂和节点开始查找。若当前已有相应编译器，它就具有对应料号。
按晶圆代工厂和节点列出的 SRAM 编译器
容量表示每款编译器可生成的位数范围。表中没有您的工艺？请向 IP 专家咨询移植。
22–130 nm
TSMC、GlobalFoundries 和 UMC 工艺上具有料号的编译器
12 家晶圆代工厂和 IDM
已部署 Silvaco 存储器编译器
0.28×
保持 + 小睡模式下相对于待机的漏电
25+ 年
编译式存储器设计经验
Liberty · LEF · GDSII
随每个完成特性表征且通过 DRC/LVS 检查的实例交付
目录 · PDF
2026 年夏季
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按晶圆代工厂、节点和料号列出每款 SRAM 编译器，并提供各自的保持、容量、列复用和电源参数。
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2026 年夏季
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2026 年夏季
如何使用 Silvaco 存储器编译器设计超低功耗嵌入式存储器
采用 Silvaco 存储器编译器构建的嵌入式存储器低功耗技术。
网络研讨会
2026 年夏季
使用 Silvaco 的 55LPx 基础 IP 解决方案实现极低功耗 IoT 设计
GlobalFoundries 55LPx 工艺上的低功耗基础 IP，该工艺也用于编译器 61263。
新闻
2026 年夏季
Silvaco 收购 Dolphin Design 的存储器编译器技术
Silvaco 收购的超低功耗、高密度编译器已为 SoC 设计人员服务超过 25 年。
咨询您的节点
向 IP 专家说明您的晶圆代工厂、节点和所需 SRAM：容量、端口及
电源模式。您将了解当前是否已有适用于该工艺的编译器、移植
所需的工作，以及授权方式。
SRAM 编译器常见问题
什么是 SRAM 编译器？
SRAM 编译器按设计规定的容量、列复用和字宽生成嵌入式 SRAM 实例，无需为每个存储器手工绘制版图。Silvaco 的编译器针对指定晶圆代工工艺，提供经过完整特性表征且通过 DRC/LVS 检查的单端口和双端口实例，并包含该工艺支持的电源模式。
单端口和双端口 SRAM 有何区别？
单端口 SRAM 每周期处理一次读取或一次写入。双端口 SRAM 具有两个独立端口，可在同一周期执行两次访问，但需要更多面积。Silvaco 目录列出了七款单端口和五款双端口编译器，五款双端口编译器均适用于 TSMC 工艺。
支持哪些节点和工艺？
具有料号的编译器覆盖 22、40、55、90、110 和 130 nm：GlobalFoundries 22FDX+ 和 55LPx、UMC 110 nm eFlash，以及 TSMC 40 至 130 nm 的低功耗、eFlash、高压和 BCD 工艺。Silvaco 更广泛的节点列表还包括 180、152、85、65 和 28 nm。若您的节点仍未列出，可咨询移植。
什么是小睡和保持模式？
两者均为空闲 SRAM 的低功耗状态。小睡模式关闭外围电路并启用源极偏置，可在一个时钟周期内唤醒，漏电为待机的 0.69×；保持模式将核心电压降至能够保留数据的最低值，漏电为 0.54×。在 55 nm 及以下节点，结合两种模式可将漏电降至 0.28×。
是否支持 BIST 和修复？
支持，可作为选项提供。内建自测试和修复（BIST/R）可提高可靠性和良率，并与 ECC 位以及可配置字宽和地址所提供的冗余配合使用。编译器还经过局部和全局变异容忍度检查。
编译器提供哪些交付物？
每个编译生成的实例均完成全面特性表征并通过 DRC/LVS 检查，提供设计流程所需的 Liberty 模型、LEF 抽象视图和 GDSII 版图。可采用单电源，或将外围电路与核心的供电分开，并在设计需要时提供写掩码。
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