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Jivaro Pro:レイアウト後SPICEシミュレーションのための寄生素子削減

Jivaro Proはシミュレーション前に抽出寄生ネットワークを縮小し、ユーザーが指定する精度でレイアウト後SPICEをより早く完了させます。

Jivaro Proの機能

Jivaro Proは、抽出によって生成されたネットワークに特許取得済みの数学的な寄生素子削減を適用します。回路の複雑さを抑え、レイアウト後SPICEシミュレーションを最大15X高速化します。速度と引き換えに許容する精度の変化は、ツール内の固定設定ではなく、ユーザーが決定します。世界中のIDMやファブレス半導体企業の設計チームが使用しています。独立したツールであるため、使用する抽出ツールやシミュレータを問わず、その間に組み込めます。

主な機能

ネットリストをどこで、どの程度削減するかを決定できます。

削減

特許取得済みの数学的手法であるモデル次数削減により、選択した許容誤差内で寄生ネットワークを縮小します。設計に適応する自動モードから開始することも、速度と精度のバランスを自ら制御するために30以上のパラメータを調整することもできます。

階層内の任意の単一ネット、サブ回路全体、パスを削減対象とし、それぞれに個別のしきい値を設定できます。マルチフィンガーデバイスの統合やダミー構造の除去も可能で、すべてをGUIで設定・確認できます。

対応範囲

制御電源を含むR、RC、RCC、RLC、RLCKネットワークに対応します。複数コーナーで抽出したネットリストや、温度によって変化する寄生ネットワークも削減できます。

電源ネットとメタルフィルをシミュレーションに残し、通常必要となる実行時間を抑えながら精度を高められます。

ファイル形式

DSPF、SPEF、SPICE3、HSPICE、Spectreのネットリスト、Calibre View寄生ネットリスト、OpenAccessデータベースを入力できます。

2nmまでのプロセスノードに対応します。

独立性

Jivaro Proは、特定の抽出ツールやシミュレーションツールに依存しません。既存のフローに組み込み、主要なEDAスイートと併用できます。

抽出ツールやシミュレータに組み込まれた削減は固定ルールに従いますが、Jivaro Proではユーザーが戦略を決定できます。Red Hat Enterprise Linux 7.9および8、SUSE Linux Enterprise Server 12で動作します。

連携先

抽出ネットリストを入力し、シミュレータで使用できる小さなネットリストを出力します。

入力

生成したツールを問わず、任意の抽出寄生ネットリスト。

出力・連携

レイアウト後の実行に使用する削減済みネットリスト。

SmartSpiceまたは他社のSPICEシミュレータが、削減済みネットリストを受け取ってレイアウト後シミュレーションを行います。SmartSpiceにはJivaro削減エンジンも内蔵されており、SmartSpice自身のオプションで設定できます。

Visoは、削減前または削減後の寄生ネットワークを解析します。

用途

スケジュールの遅延要因となりやすいレイアウト後シミュレーションに対応します。

全体をシミュレーションできないブロック

抽出したままのネットリストでは完了しなかったレイアウト後シミュレーションを、従来は実行できなかったものも含めて実行します。

電源ネットとメタルフィルを含むシミュレーション

精度のためにこれらを含めたまま、削減済みネットリストによって実行時間を抑えます。

マルチコーナーと温度依存の解析

コーナースイープや温度依存寄生成分も、他のネットリストと同様に削減します。

同じ計算資源で検証範囲を拡大

CPUやメモリを追加せず、より多くのシミュレーションを実行できます。

実績とリソース

設計チームが自社のブロックで測定した結果をご覧ください。

お客様

2022年2月

Alps Alpine

センサーと電子部品を製造するAlps Alpineは、高精度センサー製品に搭載するICの開発を高速化するため、Jivaro Proを採用しました。

「Jivaro Proの導入により、精度を維持しながらレイアウト後SPICEシミュレーションの実行時間を継続的に短縮でき、40nmおよび55nmノードで少なくとも5Xの改善が確認されています。」

Yasuyuki Hattori、Alps Alpine Co., Ltd. Engineering Headquarters、IC Engineering Dept. シニアマネージャー

ウェビナー

2022年2月

eTopus

eTopusは、ハイパフォーマンスコンピューティングとデータセンター向けの超高速ミックスドシグナルIPを開発しています。同社のFinFETフローでは、大規模ブロックのレイアウト後フルシミュレーションに数週間かかっていました。

「…当社のあるブロックのフルシミュレーションには20日以上かかっていました。Jivaro Proを使用したところ、設計者の精度要件を維持したまま、この実行時間が6日に短縮されました。」

Harry Chan、eTopus創業者兼CEO

お客様の講演 · SURGE 2025

2022年2月

Silicon Creations

アナログ設計ディレクターのChung-Chun Chenが、Jivaro Proによる高周波アナログ・ミックスドシグナル部品の検証高速化を紹介します。

製品概要 · PDF

2022年2月

Jivaro Pro – 高速・高精度シミュレーションのための寄生素子削減

130nmから7nmの設計で測定された2.2Xから15.2Xの高速化と、削減対象、対象指定方法、入力、対応プラットフォームを紹介します。

プレゼンテーション · PDF

2022年2月

Jivaro Pro – 高速・高精度シミュレーションのための寄生素子削減

130nmから7nmまでの各種設計・ノードで2.2Xから15.2Xの高速化、ネットごとの対象指定削減、デバイス統合。

アプリケーションノート · PDF

2022年2月

SmartSpice HPP:SPICE精度を維持する高性能並列処理

並列SmartSpiceがレイアウト後シミュレーションを処理する方法と、その内部からJivaro削減を設定する方法。

ウェビナー

2022年2月

JivaroとVisoによる高度な寄生素子削減・解析の進展

ウェビナー

2022年2月

Jivaroの寄生素子削減による回路シミュレーションフローの高速化

最も時間のかかるレイアウト後シミュレーションから開始

抽出後のシミュレーションに最も時間がかかるブロックをお知らせください。当社エンジニアが、Jivaro Proによって
どの程度実行時間を短縮できるかと、精度への影響を示します。

Jivaro Proに関する質問

寄生素子削減とは何ですか?

寄生素子削減はRC削減とも呼ばれ、抽出によってレイアウト後ネットリストに追加された抵抗、容量、インダクタのネットワークを縮小します。それらの素子の大半を除去しながら、ネットリストの電気的挙動を指定した誤差範囲内に維持します。Jivaro Proは、小さな寄生成分をルールで除去するのではなく、特許取得済みの数学的手法であるモデル次数削減を使用します。

レイアウト後SPICEシミュレーションを最大15X高速化し、公表結果では設計とノードに応じて2.2Xから15.2Xとなっています。Alps Alpineは40nmと55nmで少なくとも5Xを報告し、eTopusは1ブロックのフルシミュレーションを20日超から6日に短縮しました。実際の効果は設計によって異なります。

許容した範囲内でのみ変化します。自動モードが設計に合ったバランスを選び、30以上のパラメータで、必要に応じてネット単位でも自ら設定できます。同じネットリスト内で、重要ネットの厳密な精度を維持しながら、電源ネットを積極的に削減できます。

はい。Jivaro Proは任意の抽出ツールの出力を受け取り、削減済みネットリストをSmartSpiceまたは他社のSPICEシミュレータへ渡すため、フローの他の部分を変更する必要はありません。入力はDSPF、SPEF、SPICE3、HSPICE、Spectre、Calibre Viewのネットリスト、またはOpenAccessデータベースです。

DSPF、SPEF、SPICE3、HSPICE、Spectreのネットリスト、Calibre View寄生ネットリスト、OpenAccess抽出ビューに対応します。これらのファイル内で、Jivaro Proは制御電源を含むR、RC、RCC、RLC、RLCKネットワークを削減し、マルチコーナーおよび温度依存の抽出結果も扱います。信号ネットとともに電源ネットワーク全体を削減できます。

Jivaro Proは2nmまでのプロセスノードに対応するとされており、Alps Alpineの40nmと55nm、eTopusのFinFETなど、顧客はプレーナ型とFinFETの両方のフローで使用しています。Silvacoが公開した高速化結果は、130nmの成熟ノードから7nmの先端ノードまでをカバーしています。

Hipex

Jivaro Proが削減する寄生ネットワークを抽出

Viso

削減前または削減後の寄生成分を解析・デバッグ

PEX Certify

抽出ネットリストを比較して抽出フローの適格性を評価

アナログ・カスタムIC

回路図からサインオフまでの全フローと、それに含まれる全9製品