Gateway
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Gateway：アナログ・ミックスドシグナル設計向け階層型回路図エディタ
アナログ、デジタル、ミックスドシグナル、RFのIC設計を一度だけ入力します。Gatewayはその1つの回路図から、シミュレーション、レイアウト、LVS向けのネットリストを生成するため、工程間での再入力は不要です。
Gatewayの機能
Gatewayの機能Gatewayは、集積回路設計向けのSilvacoの回路図エディタです。アナログ、RF、デジタル、ミックスドシグナル回路を1つの階層型回路図に入力すると、Gatewayが後続フローで読み込むすべてのビューを生成します。開始地点によって、その後の受け渡しの数が決まります。ここから始めれば、描いた回路をそのままSmartSpiceでシミュレーションし、Expertでレイアウトし、SmartDRC/LVSで検証できます。フラット型でも階層型でも、任意のプロセス技術に対応します。他の回路図エディタの設計は、OpenAccessまたはEDIFを介して取り込めます。
主な機能
1枚のシートに収まらない設計と、それを共有するチームのために構築されています。
編集
設計がどれほど大規模になっても、1つの階層内で複数のビューとシートを扱えます。配線やバスをその場で編集し、バスの分割や複数バスの統合も行えます。
配線、ピン、ネット名で接続するほか、暗黙的接続、グローバル接続、継承接続も利用できます。バス、インスタンス、ノードの命名ルールにより、大規模設計の可読性を維持します。
チェックと確認
独自の電気ルールおよび作図ルールのチェックを設定すると、Gatewayがシミュレータに渡す前にネットリスト違反を示します。パラメータの最小値・最大値制限により、入力ミスをその場で検出できます。
デバイスパラメータ、DCバイアス、しきい値を、各MOSデバイスの動作領域まで、任意の階層の回路図上に直接表示できます。View Infoは階層間で信号を追跡し、クロスプローブは各ネットと波形を結び付けます。
形式とインターフェース
1つの回路図からSPICE、CDL、NDL、Verilog（IEEE 1364）のネットリストと、HSPICE互換の入力デッキを生成します。
OpenAccessとiPDKに対応し、EDIF 2 0 0を使って他社エディタと回路図を交換します。SPICEまたはVerilogのネットリストしかない場合でも、Gatewayがそこからシンボルを生成します。
スクリプト
約200のGateway関数で拡張されたJavaScriptにより、メニューやインターフェースをチームの作業方法に合わせて変更し、独自のコールバックシンボルを追加できます。
コールバックは、編集中に設計ルール、公差、パラメータ計算、プロセススキューなどの式を評価します。
保護
自社IPでも、設計内の第三者のブロックでも、公開すべきでない情報を暗号化できます。
デザインキットでは、シンボルの背後に暗号化ネットリストを含めて提供できるため、ブロックの受領者は内部を開かずに使用できます。
連携先
どのように設計を開始しても、同じ回路図を後続のすべてのツールに渡せます。
入力
Gatewayで作成した回路、または既存のネットリスト。既存のSPICEまたはVerilogネットリストを指定すると、Gatewayがシンボルを生成します。他のエディタの回路図は、OpenAccessまたはEDIF 2 0 0を介して取り込めます。
他社からの入力：OpenAccessおよびEDIF 2 0 0の回路図、iPDKファウンドリキット。
出力・連携
すべての後続ツールが1つの回路図を読み込みます。
SmartSpice：回路シミュレーション。結果を回路図にバックアノテートし、Gatewayを離れずにラバーバンド調整を行えます
SmartSpice Pro：Gatewayが出力するSPICEおよびHSPICEネットリストでFastSPICEを実行します
SmartView：回路図上のネットとクロスプローブできる波形
Expert：Gatewayが接続情報と自動配置を提供する回路図駆動レイアウト
SmartDRC/LVS：LVSネットリストからの物理検証。回路図およびレイアウトとのクロスプローブに対応します
Victory Device：単一デバイスの挙動に依存する回路向けのTCADデバイスシミュレーション
Silos：設計のデジタル部分向けVerilogシミュレーション
Silvaco以外：Gatewayが出力する互換入力デッキを介したHSPICE、およびEDIF 2 0 0を介した他社の回路図ツール
用途
単一のスタンダードセルからLNAやミキサーまで。
アナログ・デジタルブロック
Gatewayの回路図から駆動する階層型カスタムレイアウト
ミックスドシグナル設計
インダクタを含むRF・マイクロ波素子向けの任意角度ポリゴン
RF設計
スタンダードセルで構築するネットリスト駆動レイアウト
スタンダードセルとIO
等抵抗・等長配線、扇形接続、曲線に沿った配線
導入企業と関連資料
2社がGatewayの採用を公表しています。データシート、スライド、アプリケーションノートは、フォームへの入力なしで閲覧できます。
お客様
2025年7月
APEC
台湾を拠点とするシリコンおよび炭化ケイ素パワーデバイスメーカーで、SiC分野でSilvacoと長期的に協力する方針を示しています。デバイス分野はVictory Device、回路分野はGatewayとSmartSpiceがカバーします。
「Victory Device、Gateway、SmartSpiceの組み合わせにより、プロセス開発と回路設計の隔たりを埋める包括的なソリューションが得られます…」
CS Chang博士、APEC社長
プレスリリース
2025年7月
Silicon Creationsが新たな先端FinFET設計にSilvacoのカスタム設計フローを採用
アナログ・ミックスドシグナルIPサプライヤーである同社は、7から180 nmの量産IP向けの最先端FinFETフローで、ExpertおよびSmartViewとともにGatewayを使用しています。
製品概要 · PDF
2022年8月
Gateway – 回路図エディタ
2ページの資料：編集機能、出力するネットリスト、SmartSpice・SmartView・Expertとの連携方法。
プレゼンテーション · PDF
2025年7月
Gatewayによる回路図入力
Expertとの回路図駆動レイアウト、SmartDRC/LVSとのクロスプローブ、シンボルジェネレータ、回路図へのシミュレーション結果の書き戻し。
アプリケーションノート · PDF
2025年7月
回路図駆動のプロセスコーナー解析
5段の電流制限型VCOを、Gatewayの回路図からSmartSpiceへ渡し、0.18 µm UMCプロセスの3つのコーナーで解析します。
アプリケーションノート · PDF
2022年8月
Gateway/SmartSpiceでVerilog-Aモデルを実行するための新構文
Verilog-Aビヘイビアモデルをサブ回路として回路図に配置します。Dフリップフロップは、トランジスタレベルの約10倍の速度でシミュレーションできます。
お客様の回路で評価
現在のフローの回路図または既存ネットリストをご提供いただければ、当社アプリケーションエンジニアが
Gatewayで入力、ネットリスト生成、シミュレーションを行います。実際にテープアウトする必要がある
設計で、ツールの動作を確認できます。
Gatewayに関する質問
回路図エディタとは何ですか？
回路図エディタは、シンボルと配線で回路を描き、その図をシミュレーションやレイアウトと回路図の比較用のネットリストに変換するツールです。IC設計ではフローの出発点となります。SilvacoのGatewayは、RF、アナログ、デジタル、ミックスドシグナル回路を、フラット型または階層型で扱います。
Gatewayはどのネットリスト形式に対応していますか？
1つの回路図から、シミュレーション、LVS、レイアウトをカバーするSPICE、CDL、NDL、Verilog（IEEE 1364）の4形式を出力します。GatewayはHSPICE互換の入力デッキも生成します。逆方向にも対応し、SPICEまたはVerilogネットリストをシンボルに変換します。また、EDIF 2 0 0またはOpenAccessを介して他のエディタと回路図を交換します。
Gatewayから他社シミュレータを実行できますか？
はい。GatewayはHSPICE互換の入力デッキを出力するため、HSPICEを実行できます。Silvaco製品では、SmartSpice、Silos Verilogシミュレータ、TCADデバイスシミュレータも実行します。それ以外のシミュレータ環境との統合は公表されていないため、ご利用のフローが他の環境に依存する場合は、評価開始前に当社アプリケーションエンジニアへご相談ください。
GatewayはiPDKに対応していますか？
はい。GatewayはOpenAccessと相互運用可能なPDK（iPDK）に対応するため、OpenAccessツール向けのファウンドリキットを回路図以降の工程で利用できます。Silvacoは独自のカスタムPDKも幅広く維持しています。ファウンドリの新しいキットの公開に合わせて内容は変わり、プロセスデザインキットのページに対象ファウンドリとノードの現行情報を掲載しています。
Gatewayはレイアウトとどのように連携しますか？
SilvacoのレイアウトエディタExpertを介して連携します。GatewayはExpertに接続情報を渡し、自動配置を駆動します。Expertは、各デバイスを、そのシンボルの他のシンボルに対する相対位置に配置します。回路図、レイアウト、SmartDRC/LVS結果の間でクロスプローブできます。ExpertはSPICEまたはCDLネットリストから開始することもできます。
回路図を暗号化できますか？
はい。Silvacoの暗号化は、自社IPと設計内の第三者IPを保護します。デザインキットでは、さらにシンボルの背後に暗号化ネットリストを隠せるため、ブロックを受け取ったチームや顧客は、そのネットリストを読むことなくシミュレーションできます。
関連情報
Expert
Gatewayが駆動する、回路図駆動レイアウト用のレイアウトエディタ。
アナログ・カスタムIC
回路図からサインオフまでの全フローと、それに含まれる全9製品。