アナログ・カスタムIC設計
ホーム > 製品とワークフロー > AIを活用した設計 > アナログ・カスタムIC設計
アナログ・カスタムIC設計
SilvacoのアナログIC設計ツールは、最初の回路図からレイアウト、DRCとLVS、寄生素子抽出、ばらつき解析を経てサインオフまで、1つのフローで回路開発を支援します。
アナログIC設計でテープアウト前に確認すべきこと
アナログIC設計は、今もトランジスタを1つずつ設計する作業です。各デバイスのサイズと配置を決め、各配線を引き、レイアウトと回路図が同じ回路であることを継続して検証します。
手作業が残るのは、デジタルフローでは抽象化される要素がアナログIC設計では重要だからです。トランジスタのマッチング、すべての配線、アナログレイアウトが加える抵抗と容量が影響します。バンドギャップリファレンスやPLLは、回路図シミュレーションでは良好でも、抽出した寄生成分を組み込むと仕様を満たさないことがあります。
そのため、テープアウト前には、レイアウトをファウンドリのルール（DRC）および回路図（LVS）と照合します。寄生成分を抽出してシミュレーションし、さらにプロセスばらつき全体で設計を評価して歩留まりを確認します。レビューで見つかった不一致はレイアウト修正で済みますが、シリコンで見つかると再試作が必要です。SilvacoはGateway、Expert、SmartDRC/LVS、Hipex、Jivaro Pro、Viso、PEX Certify、VarManに加え、回路シミュレーション分野のSmartSpiceとSmartViewでこれらの検証をカバーします。
5回の受け渡しを、1つのフローに
回路図、レイアウト、検証、抽出は相互のデータを扱うよう構築されているため、不一致は
原因となった段階で明らかになります。3段階後に発見して原因をさかのぼる必要はありません。
削減工程と併用します。レイアウト後の結果に問題がある場合、Visoはシミュレーションに時間を費やす前に、原因となるネットを示します。
抽出ツール自体を検証します。設定、バージョン、形式、ツールが異なる2つの抽出ネットリストを比較し、不一致箇所を正確に示します。
シミュレーションの上流で、Utmost IVがデバイスをキャラクタライズし、SmartSpiceで使用するSPICEモデルを生成します。
アナログIC設計の各段階に対応するツール
設計入力、検証、寄生成分、歩留まりなど、目の前の課題から選択してください。
設計入力とレイアウト
相互に、また検証結果ともクロスプローブできる2つのエディタで、回路を入力し、レイアウトを作成します。
検証と抽出
レイアウトエラーは早く見つけるほど修正コストが低くなります。レイアウトによって加わる電気的影響を測定する前に、ルールと接続性を確認してください。
SmartDRC/LVS
DRC、LVS、ネットリスト間比較。シリコン実証済みで、Tower Semiconductor、X-FAB、UMCのファウンドリ認定を受けています。
寄生素子の削減と解析
ナノメートルノードでは寄生成分が回路の挙動を左右し、抽出ネットワークはそのままではシミュレーションできない規模に増大します。
ばらつきと歩留まり
先端ノードのプロセスばらつきは歩留まりを低下させることがあり、従来のMonte Carlo法では高シグマ領域の評価に時間がかかりすぎます。
アナログIC設計チームにおけるこのフローの用途
SmartSpiceの製品ページに記載された用途に基づく、3種類の作業です。
アナログ・ミックスドシグナル
回路図入力から歩留まり解析まで、すべての段階に対応
RF
RF回路の回路図入力、レイアウト、物理検証、ばらつき解析
メモリ
メモリIC向けHipex抽出と、VarMan XMAによるメモリ全体の歩留まり解析
ディスプレイとTFT
TFTおよびフラットパネルレイアウトの等抵抗配線と、フラットパネルのルールチェック
パワーマネジメント
パワーマネジメント設計の物理検証
スタンダードセルとIO
Gatewayで入力し、VarManで統計的ばらつきを検証
最も難しいノードでサインオフに採用
Micron、Nanya、PSMCはいずれも最近、複数年契約を締結し、サインオフに採用されているSilvacoの検証技術を業界で最も困難な
プロセスノードの一部へ導入しています。SK HynixはJivaro-
Pro-DXの新たな容量・性能強化の支援を受け、HBM4Eのサインオフを実施しました。また、世界の大手半導体企業上位10社のうち6社でSilvaco EDAが使用されています。
DRAM
お客様 · Jivaro Pro
eTopus
eTopusは、データセンターおよびHPCチップ向けの高速ミックスドシグナルIPを開発しています。同社のFinFETフローでは、大規模ブロックのレイアウト後フルシミュレーションに数週間かかることがありました。
「…当社のあるブロックのフルシミュレーションには20日以上かかっていました。Jivaro Proを使用したところ、設計者の精度要件を維持したまま、この実行時間が6日に短縮されました。」
Harry Chan、eTopus創業者兼CEO
フローのどの工程に最もコストがかかっていますか？
次にテープアウトするブロック、または現在のフローで最も時間がかかる
工程を取り上げ、お客様自身の設計データでアプリケーションエンジニアと検討してください。
アナログIC設計に関するエンジニアからの質問
アナログ・カスタムIC設計とは何ですか？
アナログ・カスタムIC設計は、トランジスタレベルで行うチップ設計です。設計者が回路を回路図として入力し、レイアウトを作成し、両者の一致を検証します。アナログ、ミックスドシグナル、RF、メモリのブロックでは、デバイスのサイズ、マッチング、レイアウト寄生成分が挙動を左右するため、この方法で設計します。
フルカスタムICフローにはどのツールが必要ですか？
回路図エディタ、レイアウトエディタ、DRCとLVS、寄生素子抽出、SPICEシミュレータ、波形ビューアが必要です。先端ノードでは、寄生素子削減とばらつき解析も求められます。Silvacoのフローでは、Gateway、Expert、SmartDRC/LVS、Hipex、SmartSpice、SmartView、Jivaro Pro、VarManがこれらを担当し、VisoとPEX Certifyが寄生成分のデバッグと抽出の適格性評価を行います。
寄生素子抽出と寄生素子削減の違いは何ですか？
抽出は、レイアウトが加える抵抗と容量を計算し、ネットリストに書き込みます。HipexはGDSII、セルネットリスト、ルールベースのテクノロジーファイルを読み込みます。削減は、その抽出ネットワークを小さくし、精度を損なわずにレイアウト後シミュレーションを妥当な時間で完了できるようにします。Jivaro Proは、任意の抽出ツールによるDSPF、SPEF、SPICEネットリストを扱います。
SilvacoツールをCadenceやSynopsysのフローと併用できますか？
はい。Expertは既存のVirtuosoテクノロジーデータをインポートし、検証時にCalibre InteractiveおよびCalibre RVEと連携します。GatewayはSPICE、CDL、Verilogのネットリストを扱い、HSPICE、OpenAccess、iPDKに対応します。Jivaro ProはHSPICE、Spectre、Calibre Viewのネットリストを読み込み、VisoはVirtuosoと併用できます。具体的なフローの確認についてお問い合わせください。
物理検証にはどのSilvacoツールが必要ですか？
SmartDRC/LVSです。アナログ、デジタル、ミックスドシグナルのレイアウトに対し、設計ルールチェック、レイアウトと回路図の比較、ネットリスト間比較を実行し、複数CPUにスケールします。Tower Semiconductor、X-FAB、UMCのファウンドリ認定を受けており、Expertレイアウトエディタと統合されています。ファウンドリがCalibreでサインオフする場合、ExpertはCalibreとも連携します。
ばらつきを考慮した設計とは何ですか？いつ必要になりますか？
代表的なコーナーだけでなく、実際のプロセスばらつき全体で仕様を満たす回路を設計することです。先端ノードや、メモリのビットセルのようにセルが数千回繰り返される用途では不可欠となり、7シグマ以上までの検証が必要な場合があります。VarManの高シグマ解析は、総当たりのMonte Carlo法よりはるかに少ないシミュレーションでこれを実現します。
AIを活用した設計のその他の情報
回路シミュレーション
SmartSpice、SmartSpice Pro、SmartViewなど、このフローで使用するシミュレーションツール
リソグラフィ
スタンダードセルライブラリの作成、最適化、キャラクタライゼーション
Design IP
Mixel MIPI PHY IPから基盤IP、システムIPまで、自ら設計する代わりに実証済みシリコンIPをライセンス利用