SmartDRC/LVS
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SmartDRC/LVS：用于模拟、数字与混合信号 IC 的物理验证
根据晶圆代工厂规则及原理图检查版图，再在版图编辑器中调试结果。
SmartDRC/LVS 的功能
SmartDRC/LVS 是 Silvaco 的物理验证软件，可对模拟、数字和混合信号 IC 版图执行设计规则检查、版图连接关系提取，以及版图与原理图比较。它已通过硅验证，并获得 Tower Semiconductor、X-FAB 和 UMC 的晶圆代工厂认证。该工具最初是 POLYTEDA 的 PowerDRC/LVS，自 2009 年起销售。Silvaco 于 2021 年 1 月收购了 POLYTEDA。
在同一物理验证工具中完成 DRC、LVS 和 NVN
检查
提供设计规则检查、版图与原理图比较，以及网表与网表比较。内置天线、密度、焊盘、锁存器等特殊规则。电气检查可标记短路、开路和悬空网络。
支持以任意角度绘制的器件几何结构，同一工具还可比较两个版图并生成填充层。提取期间可计算与几何结构相关的器件参数，包括应力和阱邻近效应。
架构
任务按规则组、版图条带和宏模块划分，可在一台或多台多核主机上运行。在 Linux 和 Windows 上，扩展能力已验证至 128 核。
调试
可在 SmartRDE 中设置运行任务并处理结果。按规则或单元对 DRC 违规项排序，或按区域筛选。将每项标记为已修复或已豁免，并按层次结构逐步查看，而非仅查看平坦列表。
LVS 不匹配项可交叉探查至版图和原理图，并按单元、网络或器件类型筛选。在 Expert 中可原生浏览错误，每次运行都会生成图形和文本报告。
规则与集成
使用 PWRL（读作“Power-L”）编写规则文件，支持变量、条件语句、宏和包含文件。可加密整个规则文件，或仅加密需要保护的部分。仅编译模式使您能够在处理任何版图前调试规则文件。
可独立使用，也可作为 Silvaco 流程的一部分。原生读取 OpenAccess，并连接 Expert 和第三方版图编辑器。
协同工具
接收输入
版图、应与其匹配的原理图网表，以及规则文件。版图采用 GDSII、OASIS 或 OpenAccess 格式；网表采用 SPICE、CDL、Verilog 或 OpenAccess 格式；规则采用 PWRL。
Gateway — 原理图编辑器，可在调试 LVS 时与版图进行交叉探查
可验证的设计类型
模拟与混合信号
数字
存储器
大型宏模块和单元阵列，启用层次化处理后即可按层次处理
MEMS
光子学
电源管理
平板显示
满足完整显示器版图所需的容量与精度
抗辐射加固
RF
晶圆代工厂验证与技术文档
评估通常从两个问题开始：是否已有晶圆代工厂采用，以及数据手册在哪里？
晶圆代工厂演讲 · SURGE 2023
2018 年 8 月
Tower Semiconductor
Tower 的 CAD、设计支持与服务董事总经理 Ofer Tamir 介绍如何通过 Silvaco 流程认证其 iPDK 和 SPICE 模型。Tower 是该项工作的领先模拟晶圆代工厂，流程中采用 SmartDRC 和 SmartLVS。
会议演讲 · SURGE 2025
2025 年 7 月
用于分立功率器件物理设计的 EDA 解决方案
功率器件版图包含大量曲线形状，这类几何结构通常使 DRC 引擎难以处理。本场演讲展示 Expert 如何绘制这些结构，以及 SmartDRC 如何在保持速度和精度的同时进行检查。
新闻稿
2022 年 8 月
Silvaco 收购物理验证供应商 POLYTEDA
介绍 SmartDRC/LVS 的起源。POLYTEDA 针对模拟混合信号、数字、MEMS、存储器、光子学、电源管理、抗辐射加固和 RF 设计优化了其技术。
产品简介 · PDF
2018 年 8 月
配备 SmartRDE 的 SmartDRC/LVS
共两页，介绍 DRC、ERC、LVS、版图与版图比较、填充和 PWRL 规则语言，还涵盖并行运行、SmartRDE 调试及工具支持的输入格式。
演示文稿 · PDF
2025 年 7 月
SmartDRC 和 SmartLVS 物理验证工具
介绍工具结构、批处理运行、SmartRDE 和并行处理，随后展示大型芯片的 LVS 结果、PWRL 示例、编辑器集成，以及按晶圆代工厂和节点分类的规则文件。
应用说明 · PDF
2022 年 8 月
批处理模式下的版图验证
通过命令行运行 DRC、LVS、网表与网表比较、XOR 和填充生成。每项任务均在运行配置文件中设置。
有关 InVar 的问题
什么是物理验证？
物理验证是已完成的 IC 版图交付晶圆代工厂前必须通过的检查。每个形状都必须符合设计规则，布线必须与原理图一致，并且不能有短路、开路或悬空。这是掩模制作前的最后一道关卡，SmartDRC/LVS 就是 Silvaco 为此提供的工具。
DRC 与 LVS 有什么区别？
DRC 检查版图能否制造，包括晶圆代工厂规则中的宽度、间距、包围、密度和天线限制。LVS 检查它是否就是您设计的电路：从版图提取器件和连接关系，再与原理图网表比较。版图必须同时通过两者，SmartDRC/LVS 可执行这两项检查。
哪些晶圆代工厂已认证 SmartDRC/LVS？
Tower Semiconductor、X-FAB 和 UMC 已针对各自工艺认证该工具，并且它已通过硅验证。其他晶圆代工厂的工艺也有规则文件，包括 ams AG、IHP、SkyWater 和 Vanguard。请先查看 PDK 表格，再向我们咨询您的具体节点：是否有规则文件，以及是否达到签核级别？
SmartDRC/LVS 如何扩展至多个 CPU？
它同时按规则组、版图条带和宏模块进行并行处理。在一次测试中，660 MB 的平坦版图使用经晶圆代工厂认证的 180nm 规则文件运行：64 个 CPU 的完成速度约为单个 CPU 的十倍，从 32 个增加到 64 个仍可获得超过 25% 的提升。Turbo 模式可在大多数设计上进一步缩短运行时间，且精度代价极小。
什么是网表与网表检查？
网表与网表（NVN）直接比较两个网表，无需涉及版图，例如将原理图与较早的提取结果比较，或比较同一设计的两个修订版本。SmartDRC/LVS 可在平坦模式、层次化模式下运行 NVN，也可将子电路作为黑盒处理。黑盒选项使您可以在顶层引入已验证的 IP 模块。
SmartDRC/LVS 能否与 Expert 以外的版图编辑器配合运行？
可以。它既可独立运行，也可在 Silvaco 流程内运行。KLayout、LayoutEditor 和 Symica DE 开箱即用。如需 Cadence Virtuoso、Synopsys Laker、NI AWR Analog Office 或 TexEDA LayTools，请申请相应集成。为 Calibre 编写的 SVRF 规则文件需要转换，因为 PWRL 是另一种语言，关键字并非一一对应。
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