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SmartDRC/LVS: 아날로그, 디지털 및 혼성 신호 IC의 물리 검증

파운드리 규칙과 회로도를 기준으로 레이아웃을 검사한 후, 레이아웃 편집기에서 결과를 디버깅하세요.

SmartDRC/LVS의 기능

SmartDRC/LVS는 Silvaco의 물리 검증 소프트웨어입니다. 아날로그, 디지털 및 혼성 신호 IC 레이아웃에서 설계 규칙 검사, 레이아웃 연결성 추출, 레이아웃 대 회로도 비교를 수행합니다. 실제 실리콘에서 검증되었으며 Tower Semiconductor, X-FAB 및 UMC의 파운드리 인증을 받았습니다. 이 도구는 2009년부터 판매된 POLYTEDA의 PowerDRC/LVS에서 시작되었습니다. Silvaco는 2021년 1월 POLYTEDA를 인수했습니다.

하나의 물리 검증 도구로 DRC, LVS 및 NVN 수행

테이프아웃 일정을 계획할 수 있는 예측 가능한 실행 시간으로 파운드리 규칙을 검사합니다.

검사

설계 규칙 검사, 레이아웃 대 회로도 비교, 넷리스트 대 넷리스트 비교를 제공합니다. 안테나, 밀도, 패드, 래치 등의 특수 규칙도 포함됩니다. 전기적 검사는 단락, 단선 및 플로팅 넷을 표시합니다.

임의의 각도로 그려진 소자 형상을 처리하며, 동일한 도구로 두 레이아웃을 비교하고 필 레이어를 생성합니다. 추출 과정에서는 스트레스 및 웰 근접 효과를 포함한 형상 의존적 소자 파라미터를 계산합니다.

아키텍처

One-Shot 레이아웃 스캔은 각 레이아웃 스트립을 한 번 통과하면서 여러 규칙 검사를 함께 수행합니다. 실행 시간을 예측할 수 있으며, CPU를 추가하면 속도가 거의 선형으로 증가합니다. 파운드리 인증 180nm 덱에서는 플랫 처리에서도 시간당 약 1,600만 개의 트랜지스터를 처리합니다.

작업은 규칙 그룹, 레이아웃 스트립 및 매크로 블록별로 분할되어 하나 또는 여러 멀티코어 호스트에서 실행됩니다. Linux와 Windows에서 128코어까지 확장성이 검증되었습니다.

디버깅

SmartRDE에서 실행을 설정하고 결과를 검토합니다. DRC 위반을 규칙이나 셀별로 정렬하거나 영역별로 필터링하세요. 각 위반을 수정 완료 또는 예외 승인으로 표시하고, 플랫 목록 대신 계층 구조를 따라 검토할 수 있습니다.

LVS 불일치는 레이아웃과 회로도 양쪽에서 교차 탐색할 수 있습니다. 셀, 넷 또는 소자 유형별로 필터링하세요. Expert에서는 오류를 기본 기능으로 탐색할 수 있으며, 매 실행마다 그래픽 및 텍스트 보고서가 생성됩니다.

규칙 및 통합

변수, 조건문, 매크로 및 include를 지원하는 PWRL(“Power-L”로 발음)로 덱을 작성합니다. 덱 전체 또는 보호가 필요한 부분만 암호화하세요. 컴파일 전용 모드에서는 레이아웃을 실행하기 전에 규칙 파일을 디버깅할 수 있습니다.

독립적으로 사용하거나 Silvaco 플로의 일부로 사용할 수 있습니다. OpenAccess를 기본 지원하며 Expert 및 타사 레이아웃 편집기와 연결됩니다.

연동 도구

세 가지 입력을 받아 추출 준비가 완료된 검증 레이아웃을 출력합니다.

입력

레이아웃, 해당 레이아웃과 일치해야 하는 회로도 넷리스트, 규칙 덱. 레이아웃은 GDSII, OASIS 또는 OpenAccess 형식, 넷리스트는 SPICE, CDL, Verilog 또는 OpenAccess 형식, 규칙은 PWRL 형식을 사용합니다.

Gateway — LVS 디버깅 중 레이아웃과 교차 탐색하는 회로도 편집기

출력 및 연계

수정을 위한 레이아웃 편집기로 전달한 후 추출을 진행합니다.

Expert — 기본 기능으로 위반을 탐색하고 수정하는 환경

Hipex — 검증된 레이아웃을 받아 기생 성분 추출 수행

다른 레이아웃 편집기를 사용하시나요? KLayout, LayoutEditor 및 Symica DE 통합 기능이 도구와 함께 제공됩니다. Cadence Virtuoso, Synopsys Laker, NI AWR Analog Office 및 TexEDA LayTools 통합 기능은 요청 시 제공됩니다.

검증 가능한 설계 유형

메모리 어레이부터 디스플레이 패널 크기의 레이아웃까지.

아날로그 및 혼합 신호

디지털

메모리

계층 처리 기능을 활성화하면 대규모 매크로 블록과 셀 어레이를 계층적으로 처리

MEMS

포토닉스

전력 관리

평판 디스플레이

전체 디스플레이 레이아웃에 필요한 처리 용량과 정확도

내방사선

RF

파운드리 검증 사례 및 기술 문서

평가는 보통 두 가지 질문으로 시작합니다. 파운드리에서 실제로 사용했는가, 그리고 데이터시트는 어디에 있는가?

파운드리 발표 · SURGE 2023

2018년 8월

Tower Semiconductor

Tower의 CAD, 설계 지원 및 기술 지원 총괄 책임자인 Ofer Tamir가 Silvaco 플로를 활용한 iPDK 및 SPICE 모델 검증을 소개합니다. Tower는 이 작업의 선도 아날로그 파운드리이며, 해당 플로에는 SmartDRC와 SmartLVS가 포함됩니다.

컨퍼런스 발표 · SURGE 2025

2025년 7월

개별 전력 소자의 물리 설계를 위한 EDA 솔루션

전력 소자 레이아웃에는 DRC 엔진이 처리하기 어려운 곡선 형상이 많습니다. 이 세션에서는 속도나 정확도를 희생하지 않고 Expert로 이러한 형상을 그린 뒤 SmartDRC로 검사하는 방법을 보여줍니다.

보도자료

2022년 8월

Silvaco, 물리 검증 솔루션 제공업체 POLYTEDA 인수

SmartDRC/LVS의 기원을 소개합니다. POLYTEDA는 아날로그 혼성 신호, 디지털, MEMS, 메모리, 포토닉스, 전력 관리, 내방사선 및 RF 설계를 위해 기술을 최적화했습니다.

제품 소개서 · PDF

2018년 8월

SmartRDE를 포함한 SmartDRC/LVS

DRC, ERC, LVS, 레이아웃 대 레이아웃 비교, 필 및 PWRL 규칙 언어를 설명하는 2페이지 문서입니다. 병렬 실행, SmartRDE 디버깅, 지원 입력 형식도 다룹니다.

발표 자료 · PDF

2025년 7월

SmartDRC 및 SmartLVS 물리 검증 도구

도구 구조, 배치 실행, SmartRDE 및 병렬 처리를 소개합니다. 이어서 대규모 칩의 LVS 결과, PWRL 예제, 편집기 통합, 파운드리 및 노드별 규칙 덱을 설명합니다.

애플리케이션 노트 · PDF

2022년 8월

배치 모드에서 레이아웃 검증

명령줄에서 DRC, LVS, 넷리스트 대 넷리스트 비교, XOR 및 필 생성을 실행합니다. 각 작업은 실행 구성 파일에서 설정합니다.

실리콘 제작 전에 검증 단계에서 문제를 발견하세요

레이아웃과 파운드리에서 제공한 규칙 덱을 준비하고 SmartDRC/LVS가 실행되는 모습을 확인하세요.
Silvaco EDA는 이미 세계 10대 반도체 기업 중 6곳에서 사용되고 있습니다.

InVar 관련 질문

물리 검증이란 무엇인가요?

물리 검증은 완성된 IC 레이아웃을 파운드리에 전달하기 전에 통과해야 하는 검사입니다. 모든 형상이 설계 규칙을 충족해야 합니다. 배선은 회로도와 일치해야 하며, 단락, 단선 또는 플로팅 상태가 없어야 합니다. 마스크 제작 전 최종 관문이며, SmartDRC/LVS는 이를 위한 Silvaco의 도구입니다.

DRC는 파운드리 규칙에 따른 폭, 간격, 인클로저, 밀도 및 안테나 제한을 검사하여 레이아웃의 제조 가능성을 확인합니다. LVS는 설계한 회로가 맞는지 확인합니다. 레이아웃에서 소자와 연결을 추출하여 회로도 넷리스트와 비교합니다. 레이아웃은 두 검사를 모두 통과해야 하며, SmartDRC/LVS는 두 검사 모두를 수행합니다.

Tower Semiconductor, X-FAB 및 UMC가 자사 공정에 대해 인증했으며, 실제 실리콘에서도 검증되었습니다. ams AG, IHP, SkyWater, Vanguard 등 다른 파운드리 공정용 규칙 덱도 있습니다. 먼저 PDK 표를 확인하세요. 그런 다음 사용 중인 정확한 노드에 덱이 있는지, 사인오프 수준인지 문의하세요.

규칙 그룹, 레이아웃 스트립 및 매크로 블록에 걸쳐 동시에 병렬화합니다. 한 테스트에서는 660 MB 플랫 레이아웃을 파운드리 인증 180nm 덱으로 실행했습니다. 64개 CPU는 1개보다 약 10배 빠르게 완료했으며, 32개에서 64개로 늘렸을 때도 25% 이상 향상되었습니다. Turbo 모드는 정확도에 미치는 영향을 최소화하면서 대부분의 설계에서 실행 시간을 더 단축합니다.

넷리스트 대 넷리스트(NVN)는 레이아웃 없이 두 넷리스트를 직접 비교합니다. 회로도와 이전 추출 결과를 비교하거나, 한 설계의 두 리비전을 비교하는 경우를 생각할 수 있습니다. SmartDRC/LVS는 NVN을 플랫 방식, 계층 방식 또는 하위 회로를 블랙박스로 처리하는 방식으로 실행합니다. 블랙박스 옵션을 사용하면 검증된 IP 블록을 최상위 수준에 포함할 수 있습니다.

예. 독립 실행과 Silvaco 플로 내 실행을 모두 지원합니다. KLayout, LayoutEditor 및 Symica DE는 바로 연동됩니다. Cadence Virtuoso, Synopsys Laker, NI AWR Analog Office 또는 TexEDA LayTools를 사용한다면 통합 기능을 요청하세요. PWRL은 별도의 언어이며 키워드가 일대일로 대응하지 않으므로, Calibre용 SVRF 덱은 변환이 필요합니다.

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