ROMコンパイラ
ホーム > 製品とワークフロー > AIを活用した設計 > Design IP > ファウンデーションIP > メモリコンパイラ > ROMコンパイラ
ROMコンパイラ
SilvacoのROMコンパイラは、SoCに必要なサイズとmuxに合わせてビアプログラム型の組み込みROM IPを生成します。メモリアレイのリークはゼロです。
ROMコンパイラがダイ面積と
リークを抑える仕組み
サイズとmuxを設定すると、コンパイラがそれに適合するインスタンスを生成します。一覧から選んだ固定マクロに合わせてフロアプランを調整する必要はありません。
ビットセルとアーキテクチャ
すべての格納データは単一のプログラミング層であるvia 1上に配置されるため、ビットセルを小さく保ち、ダイコストを低減できます。コンパクトなビアアーキテクチャを採用したセルは、超高密度を実現します。Silvacoは、ローカルおよびグローバルばらつきとミスマッチに対して設計を検証し、歩留まりを維持します。
性能
高速な読み出しが可能です。コンパクトなビア構造によって浮遊容量が減少し、動的電力も低減します。
リーク
メモリアレイのリークはなく、周辺回路のリークは最小限です。バッテリ駆動デバイスでは、これがバッテリ寿命の維持につながります。
柔軟性
8～128のmuxオプションを選択し、フロアプランに必要なアドレス範囲を設定できます。標準範囲を超える仕様が必要な場合は、コンパイラチームが面積、電力、性能の目標に合わせてインスタンスを調整します。
対応プロセス
180 nmから22 nmまで、180、152、130、110、90、85、65、55、40、28、22 nmで利用できます。Silvacoは、G、LP、SOI CMOSの各バリアントに加え、eFlash、BCD、高耐圧プロセスをカバーします。お使いのノードが掲載されていない場合は、移植についてお問い合わせください。
設計における組み込みROMの適用分野
ブートコードとファームウェアの格納
テープアウト時に確定したコードを、1つのビア層に保持
ルックアップテーブルと定数
高密度アレイからテーブルと係数を高速に読み出し
バッテリ駆動機器とIoTの設計
デバイスのアイドル時にもアレイのリークはゼロ
ダイ面積が重要なコスト重視の設計
高密度セルと単一のプログラミング層により、マクロを小型化
確認可能な製品番号を持つ、シリコン実証済みの技術
25年
ROMコンパイラの基盤となるコンパイル型メモリ設計の実績
数百万枚のウェーハ
Silvacoのコンパイル型メモリを採用した数千件の設計での実績
12のファウンドリとIDM
Silvacoメモリコンパイラの導入先
180～22 nm
ROMコンパイラが対応するノード範囲
Liberty · LEF · GDSII
完全にキャラクタライズ済みでDRC/LVSクリーンなすべてのインスタンスに付属
ガイド · PDF
2026年夏
Silvaco IP製品選択ガイド
2種類のROMコンパイラをファウンドリ、ノード、製品番号別に掲載し、サイズ範囲、muxオプション、電源電圧を示します。
ウェビナー
2026年夏
Silvacoのメモリコンパイラによる超低消費電力組み込みメモリの設計方法
SRAM、レジスタファイル、ROMの各コンパイラと、超低消費電力を実現する設計手法。
ニュース
2026年夏
Silvaco、Dolphin Design SASのメモリコンパイラ技術を買収
買収によって加わったROM、SRAM、レジスタファイルの各コンパイラ。その基盤には、25年以上にわたる高密度・超低消費電力設計の実績があります。
ファウンドリとノードについて
IPスペシャリストに確認
ファウンドリ、ノード、想定するROMの仕様をお知らせください。そのプロセスですでに
コンパイラが利用可能か、移植には何が必要かをご案内します。ライセンスや評価に関する
ご質問も、同じ担当者にご相談いただけます。
ROMコンパイラに関するご質問
ROMコンパイラとは何ですか？
ROMコンパイラは、サイズやmuxなど、設定した構成に合わせて組み込み読み出し専用メモリのインスタンスを生成します。格納データは製造時に固定されます。SilvacoのROMコンパイラは、対象のファウンドリプロセス向けに、完全にキャラクタライズ済みでDRC/LVSクリーンなビアプログラム型ROMを出力します。Liberty、LEF、GDSIIの各ビューが付属し、設計フローですぐに利用できます。
Via 1プログラマブルとはどういう意味ですか？
最初の2つの金属層を接続するvia 1層では、各ビットをビアの配置または省略によって表します。すべての格納データは、その1つの層に存在します。Silvacoは、これをコンパクトなビアアーキテクチャおよび超高密度セルと組み合わせています。この組み合わせにより占有面積を小さく保つことができ、これがビアROMを選ぶ理由です。
単一のプログラミング層によってコストが下がるのはなぜですか？
データを担うのは1つの層だけであるため、ビットセルの密度を非常に高く保てます。同じ容量のROMに必要なシリコン面積が小さくなります。マクロ当たりの面積が減ればダイが小さくなり、小さいダイは製造コストも低くなります。このため、ビアROMはダイ面積がコストを左右する設計に適しています。
リーク特性はどのようなものですか？
メモリアレイではゼロ、周辺回路では最小限です。コンパクトなビアアーキテクチャは浮遊容量も削減し、読み出し速度を落とさずに動的電力を低減します。バッテリ駆動やIoTの設計では、復帰と復帰の間にROMが消費するバッテリ電力はごくわずかです。
どのノードとプロセスに対応していますか？
ROMコンパイラは180 nmから22 nmまで利用できます。G、LP、SOI CMOSに加え、eFlash、BCD、高耐圧プロセスをカバーします。現在、製品番号が公開されているコンパイラは2種類です。TSMC 40 nm ULP eFlash向けの61255と、TSMC 55 nm ULP eFlash向けの61262です。お使いのノードが掲載されていない場合は、IPスペシャリストに移植についてお問い合わせください。
muxオプションはいくつありますか？
公開されている2種類のコンパイラはいずれも、8～128のmuxオプションに対応します。アドレス範囲も柔軟に設定できるため、フロアプランに合うマクロ形状にできます。40 nmコンパイラは1k～1,152kビットのROMを生成します。55 nmコンパイラは512～512kビットに対応します。
関連IP
SRAMコンパイラ
複数の低消費電力モードを備えたシングルポートおよびデュアルポートSRAM
レジスタファイルコンパイラ
1ポートおよび2ポートのレジスタファイル
メモリコンパイラ
1つのコンパイラファミリでSRAM、レジスタファイル、ROMに対応
ファウンデーションIP
標準セル、メモリコンパイラ、インターフェースIP