Reducing the Layout Development Cycle Time for Standard Cells at STMicroelectronics

配信開始日: 2021年1月19日

半導体産業の進化に伴い、高品質、信頼性、収益性を確保しつつ、製品のターンアラウンドタイムを短縮することが求められています。この要求は、製造されるICの堅牢性、集積度、製造性を損なうことなく、スタンダードセル・レイアウトの開発サイクルタイムを短縮することにつながります。

本ウェビナでは、スタンダードセル・ライブラリの作成と最適化のためのCelloプラットフォームを紹介します。Celloプラットフォームには、レイアウト最適化エンジン、スクリプトAPIを備えた組込みTclインタプリタ、分散ジョブのサポート、バックエンド・ビューのエクスポートなどが含まれています。回路図からのレイアウト作成に始まり、セルレイアウトの改善、マイグレーション、検証など、設計者の業務を効率化にすることができます。これらの機能は、従来のレイアウト開発フレームワークへ容易に統合可能であり、レイアウト・エンジニアはスタンダードセル・レイアウトをより迅速に設計することができます。

今回、Sharmistha Sinha氏とAnand Mishra氏が、STMicroelectronicsで実施した複数の技術に対するCelloの分析と経験を共有します。この研究により、スタンダードセルの開発改善点を特定し、その結果、 Celloをレイアウト開発の最初から最後まで使用することで、約40%の工数を削減できることがわかりました。

プレゼンタ

Sharmistha Sinha
Sr. Design Engineer, STMicroelectronics
STMicroelectronics のSenior Design Engineerです。半導体業界のスタンダードセル領域で5年の経験を持っています。STMicroelectronicsに入社して3年になります。STMicroelectronicsに入社する前は、NXPとMaximで働いていました。ノイダのAmity UniversityでVLSIの修士号を取得しています。

Anand Kumar Mishra
Sr. Manager, STMicroelectronics
現在は、STMicroelectronics PVT Ltd Noidaの標準セル開発チームでSenior Managerを務めています。Anand Kumar Mishra氏は、2001年にInstitute of technology Banaras Hindu University（現IIT-BHU）を卒業しました。標準セル開発チームに参加する前は、16年間STMicroelectronicsでSRAM開発に従事しました。高密度SRAM、低消費電力アプリケーション用の標準セル、プロセス・モニタリング構造を専門としています。

対象

スタンダードセル・ライブラリの作成、移行、最適化の時間とコストを削減しながら、効率と精度を向上させるソリューションを探している設計・検証エンジニアやマネージャ。

[日本時間]
開催日: 2021年1月15日
配信: オンライン
開催時間: 3:00-3:20 JST
言語: 英語