低消費電力ファウンデーションIP
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低消費電力ファウンデーションIP：エネルギー効率の高い設計向けの標準セルとメモリ
バッテリー駆動や常時動作のチップを開発するASIC・SoCチーム向けの低消費電力ファウンデーションIP。低消費電力標準セルライブラリ、電源管理キットとECOキット、低リークSRAMを、消費電力の予算に合わせて調整します。
目標に合わせて調整する
低消費電力標準セルとSRAM
ウェアラブルとアクセラレータでは電力予算が異なるため、1つの設定では両方に対応できません。
セルとメモリに必要な手法を組み合わせることで、省電力効果を積み上げられます。
しきい値、ウェル、セルの選択
約650の標準セルに加え、低消費電力または高速動作向けに開発された150超のセルを提供します。大部分は5種類のしきい値電圧と、ツインウェルまたはトリプルウェルのバージョンを備えます。細かな駆動強度の段階と、マルチビット・マルチハイトセルにより、合成時に過大なセルではなく適切なサイズを選択できます。各セルは、電力だけでなく配線性と歩留まりについても最適化されています。
パワーゲーティング、電圧ドメイン、設計後期の修正
Power Management Kitは、パワーゲーティングとマルチ電圧設計に対応し、複数の電圧ドメイン用のレベルシフタを備えます。ECOキットは、前工程層の固定パターンを使用し、設計後期のレイアウト変更を最小限のマスク変更で実現します。これは、LDOレギュレータとバンドギャップリファレンスを提供する電源管理IPとは異なります。
セグメント単位で電源を切るメモリ
SRAMにはパワースイッチが内蔵され、リテンションスイッチもオプションで提供されるため、SoC側で設計する必要がありません。分割された電源制御により、アレイの一部を独立して停止でき、復帰時には遷移ランプコントローラが突入電流を抑えます。
低電圧動作
読み出し・書き込みアシストにより、電源電圧が低下してもSRAMの動作を維持します。周辺回路では複数のしきい値電圧を組み合わせてPPA目標を達成し、単一電源オプションによって統合を簡素化できます。低電圧コーナーが必要な場合、セルとメモリの両方をその条件でキャラクタライズできます。
SRAMのスリープモード
Nap、Retention、Nap + Retention、シャットダウンの各モードは、復帰時間とのトレードオフによって、順にリークを低減します。シャットダウンではリークが最小になりますが、データは失われます。NapおよびRetentionモードは、55 nm、40 nm以下で提供されます。
電力が制約となる設計
バッテリー駆動およびエネルギーハーベスティング設計
リークがバッテリー寿命や、回収したエネルギーで負荷を賄えるかどうかを左右します。
IoTとウェアラブル
大部分の時間をスリープ状態で過ごし、1つのバッテリーで3～5年動作することが求められるデバイス。
常時動作のサブシステム
パワーゲーティングでチップの他の部分を停止している間も、動作を維持するロジックとメモリ。
複数の電圧ドメインを持つ設計
各ブロックが必要な電圧で動作し、境界にレベルシフタを配置して、ブロック単位でパワーゲーティングを行います。
公開されたリークデータと対象プロセス
Silvacoの低消費電力IPは量産されており、複数のお客様によるテープアウト実績があります。
0.28×
4Kx32 SRAMインスタンスのNap + Retention時の、スタンバイに対するリーク比
650 + 150
標準セルと、低消費電力または高速動作用セル
5種類のVt
大部分のセルで、ツインウェルまたはトリプルウェルに対応
1.2 V · 0.9 V
レベルシフタで接続する電圧ドメイン
高シグマ
歩留まりのためのばらつき解析をVarMan XMAで実行
| モード | スタンバイに対するリーク比 | 復帰 |
|---|---|---|
| Stand-by | 1× | 最速 |
| Nap | 0.65× | 約1クロックサイクル |
| Retention | 0.54× | 周辺回路の電源復帰を待つため、より遅い |
| Nap + Retention | 0.28× | 周辺回路の電源復帰を待つため、より遅い |
| Shut-down | 最小、データは失われる | 最も遅い |
4Kx32インスタンスの数値：標準プロセスコーナー、1.2 V、25 °C。
カタログ内の4つのライブラリでは、コアライブラリ、Power Management Kit、ECOキットを一式で提供します。
| 品番 | ファウンドリ | プロセス | 電圧（V） | トラック高さ | ライブラリ |
|---|---|---|---|---|---|
| 70350 | GlobalFoundries | 28 nm SLP | 0.9 | 8T | CORE, PMK, ECO |
| 70353 | GlobalFoundries | 55 nm LPx | 0.9 | 7T | CORE, PMK, ECO |
| 70357 | TSMC | 110 nm LP | 1.2 | 7T | CORE, PMK, ECO |
| 70360 | TSMC | 180 nm LP | 1.8 | 7T | CORE, PMK, ECO |
PMK：Power Management Kit。別のプロセスをご使用ですか？そのプロセスでキャラクタライズ済みの製品をIPの専門家がご案内します。
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ノードと消費電力目標をIPの専門家に確認
ノードと消費電力の
目標をIPの専門家に確認
消費電力目標の未達はシリコンで判明し、再製造には、今相談するよりもはるかに大きな費用がかかります。
ファウンドリ、ノード、電力予算をIPの専門家にお知らせください。
そのプロセスでキャラクタライズ済みの製品と、ライセンスの仕組みをご案内します。フロントエンドおよびLEFキットを含む
30日間の評価も可能で、お客様の設計で事前にPPA解析を
実行できます。
低消費電力ファウンデーションIPに関する質問
IPライブラリを低消費電力にする要素は何ですか？
複数の手法を組み合わせます。セルは複数のしきい値電圧とウェルオプションを備え、長チャネルセルは静的電力を削減します。駆動強度が細かく設定されているため、合成時の過大なサイジングを避けられます。パワーゲーティングがアイドルブロックを停止し、レベルシフタが電圧ドメインを分離します。SRAMはNapとRetentionの各モードでリークを削減します。
Power Management Kitとは何ですか？
Power Management Kitは、ブロックの電源を切る設計や複数電源を使用する設計向けにライブラリを拡張します。パワーゲーティングセルと、1.2 Vおよび0.9 Vドメイン間のレベルシフタを追加します。Silvacoでは、GlobalFoundries 28 nmと55 nm、TSMC 110 nmと180 nmの4つのライブラリで提供します。レギュレータは別の電源管理IPファミリーに含まれます。
ECOキットとは何ですか？いつ使用しますか？
プロジェクト後期の、ベース層が確定した後に使用します。ECOキットのすべてのセルは前工程の同じ固定パターンを共有するため、設計後期の設計変更指示を、最小限のマスク変更で反映できます。Power Management Kitを備えるSilvacoの4つのライブラリには、すべてECOキットも含まれます。
読み出し・書き込みアシストとは何ですか？
電源電圧が低下しても、SRAMビットセルが確実に読み出しと書き込みを行えるようにする回路技術です。省電力効果の多くは低電圧化によって得られるため、重要です。Silvacoの低消費電力SRAMには両方が含まれ、複数のしきい値電圧を使用する周辺回路が、電力、性能、面積の目標に合わせて調整されます。
標準セルやメモリのページとはどのような関係がありますか？
低消費電力ファウンデーションIPは、両方のカタログから電力を優先して選んだ製品群です。Power Management KitとECOキットを備えたライブラリ、および低リークモードを持つSRAMを含みます。ファウンドリ、ノード、しきい値電圧でライブラリを選ぶ場合は、標準セルの選択ツールを使用してください。SRAM、レジスタファイル、ROMのコンパイラには、メモリコンパイラの選択ツールを使用してください。
キャラクタライゼーションコーナーをカスタマイズできますか？
はい。標準セルとSRAMには、低電圧動作を含むカスタムのキャラクタライゼーションコーナーを提供できます。カスタムPVTキャラクタライゼーションもご要望に応じて対応します。ライセンス前の30日間の評価で、お客様の設計を用いてコーナーを試すこともできます。
関連IP
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ライブラリ選択ツールを備えたCORE、Power Management Kit、ECOライブラリ
メモリコンパイラ
コンパイラ選択ツールを備えたSRAM、レジスタファイル、ROMコンパイラ
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標準セル、メモリコンパイラ、インターフェースIP
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MIPIインターフェースから組み込みプロセッサまで、Silvacoの全IPファミリー