3D NAND 메모리 셀의 셀렉트 게이트 트랜지스터 최적화
이번 시간에 셀렉트 게이트 트랜지스터를 중심으로 3D NAND 메모리 셀의 동작을 최적화하기 위해 TCAD 공정 및 소자 소프트웨어를 소개합니다. 3D NAND 메모리 셀의 셀렉트 게이트 트랜지스터에 대해 몇 가지 특별한 설계 요건이 있습니다. 인접 메모리 셀에서 임계 전압의 변화를 일으키는 메모리 읽기 및 프로그램 방해 오류를 방지하기 위해 누출 전류의 감소가 필요합니다. 또한 메모리 읽기 및 지우기 작업 중에, 게이트 트랜지스터는 메모리 셀을 구동하기에 충분한 전류를 제공해야 합니다. 일 함수, 소스/드레인 중복, 트랩 밀도 등 다양한 소자 요소에 대해 셀렉트 게이트 트랜지스터의 설계 최적화를 검토합니다. 마지막으로 임계 전압을 제어하기 위한 더미 메모리 셀과 관련하여, 셀렉트 게이트 트랜지스터의 채널 길이 축소를 설명합니다.
다음 사항을 살펴봅니다.
- 3D NAND 확장의 과제
- 3D NAND 셀렉트 게이트 트랜지스터의 요건
- 3D NAND 셀 동작에 대한 TCAD 시뮬레이션
- 읽기/프로그램 동작
- 지우기 작업
- 프로그램 방해 오류
발표
Jin Cho 박사는 2018년부터 실바코 본사에서 수석 애플리케이션 엔지니어로 일하고 있습니다. 15년간 GLOBALFUNDRIES/AMD에서 14/10nm 로직 기술 개발에 대한 공정/소자 관리자로 근무하였으며, TCAD 그룹을 이끌고 미래 소자 기술을 연구하였습니다. Cho 박사는 스탠포드 대학에서 박사학위를 취득하였습니다
일시: 2019년 11월 22일
장소: 온라인
시각: 3:00am-3:30am (한국 시각)
언어: 영어
참석 대상
3D NAND 셀의 설계 및 최적화에 관심있는 학계, 엔지니어 및 경영진.