アナログ回路設計の作業効率を向上させるリアルタイムパラメータ解析ツールの事例紹介

2023年3月28日 本ウェビナーでは、シルバコの持つ2つのリアルタイム回路シミュレーションツール、Rubberband機能とDeviceExplorer機能を使用し、いくつかの利用例を動画でご紹介します。

How to Eliminate Image Retention Issues with SmartSpice Flex Modeling

2022年6月10日 | 2:00-2:30 JST 本ウェビナーでは、SmartSpiceのFlex Modelingテクノロジを使用して、イメージ・リテンションの問題をシミュレーションする方法について説明します。

Learn How to Improve TFT-Based Flat Panel Designs with the Unique SmartSpice 4-Terminal TFT Model

2022年4月29日 | 2:00-2:30 JST 本ウェビナーでは、SmartSpiceの4端子TFTコンパクト・モデルについて説明します。市場でもユニークなこのコンパクトモデルの特徴と、モデリングチームと設計チームの双方にもたらす自由度の一部をご紹介します。

Hipex-FSによる大規模レイアウトの3次元ベース寄生素子抽出

2022年3月30日 | 13:00-13:30 JST 本ウェビナーではHipex-FSの概要をご紹介し、領域分割の有無によって抽出される寄生容量への影響を調査し、領域分割の有効性を評価します。

How to Improve Physical Verification Productivity with SmartDRC/LVS

2022/2/18 | 3:00 am – 3:30 am (JST) SmartDRC/LVSは、シルバコのレイアウト・エディタExpertおよび回路図エディタGatewayに統合されています。これにより設計上の問題やデザイン・ルール違反をピンポイントで可視化し、迅速に解決することができます。SmartLVSでは、レイアウトからネットリストを抽出し、回路図とレイアウトを相互に比較する機能を提供します。

Achieve Your Display Design Performance Edge Through Precision Parasitic Extraction

ますます厳しくなる設計ルールや非平坦な表面形状は、従来のルールベースによる抽出ツールを使用する設計者のイノベーションに対する選択肢を制限してしまいます。シルバコのHipex-FSは、現実的な3Dプロセス・シミュレーションを駆使することで、設計者がパフォーマンスとイノベーションの限界を見つけるのに役立ちます。

How to Model and Simulate Flat Panel Pixel Arrays

本ウェビナーでは、フラット・パネルを設計する際に確認すべき現象を紹介します。

How to Accelerate Post-layout Parasitics Analysis and Avoid Wasted Simulation Cycles

このウェビナーでは、これらの重要な問題を解決するシルバコ独自の寄生素子解析およびデバッグ・ツールを紹介します。

Learn How Silvaco’s SmartSpice is Getting Faster

参加者は、SmartSpiceがどのように高速化、省メモリ化、アナログ回路の高度なモデリングと解析を実現しているかをより深く理解することができます。

シルバコの最新アナログ・カスタム・デザイン・フロー

このウェビナーでは、シルバコのアナログ・カスタム・デザイン・ソリューションと、2020年のリリースにおいてどのように相互運用性、性能、生産性の向上を実現したかをご紹介します。