SmartSpice 컴팩트 모델 활용
이번 시간에 최적의 시뮬레이션 성능을 얻기 위해 SmartSpice에서 컴팩트 모델을 개발하는 방법을 소개합니다. 사용자 지정 Verilog-A 모델을 구성할 때 SmartSpice에서 모델을 사용하는 방법과 모범 사례에 대해 알아봅니다. 또한 내장된 시뮬레이터 모델과 사용자 지정 Verilog-A 모델의 차이에 대해 알아보고, 모델을 디버깅하기 위해 회로 시뮬레이션 결과를 확인하는 방법에 대해서도 배울 것입니다. 이를 통해 SmartSpice에 대한 이해를 높여 시뮬레이션을 잘 수행하고 회로 동작을 살펴볼 수 있습니다. 또한 일반적인 시뮬레이션 요구사항을 충족하기 위해 온라인에서 사용할 수 있는 예제 및 템플릿도 소개할 예정입니다.
발표
Colin은 반도체 산업에서 30년 이상의 경력을 가진 공인 엔지니어로서 실리콘 및 II-V 화합물에 대한 소자 공정의 생산/개발과 테스트 구조, SRAM, IGBT 및 SAW 필터를 포함하는 소자/회로의 설계에 대해 연구했습니다. 또한, 저전력, RF, 방사선 내성 강화, 여객 열차에 사용되는 전력 소자 등 다양한 소자의 특성을 분석하였습니다. 현재 실바코의 컴팩트 모델링 연합(CMC) 및 Si2 대표를 맡고 있으며 최신 회로 소자의 시뮬레이션에 적극적입니다. Colin은 Surrey 대학에서 물리학 학사 학위를 받았습니다.
일시: 2020년 6월 12일
장소: 온라인
시각: 2:00am-2:30am (한국 시각)
언어: 영어
참석 대상
초박형 칩, 박막 필름, 하이브리드 플렉서블 전자제품에서의 회로 설계 및 물리 검증에 관심있는 학계, 엔지니어 및 관리자