SmartDRC/LVS
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SmartDRC/LVS：アナログ、デジタル、ミックスドシグナルICの物理検証
レイアウトをファウンドリのルールおよび対応する回路図と照合し、レイアウトエディタで結果をデバッグします。
SmartDRC/LVSの機能
SmartDRC/LVSはSilvacoの物理検証ソフトウェアです。アナログ、デジタル、ミックスドシグナルICのレイアウトに対し、デザインルールチェック、レイアウト接続抽出、レイアウトと回路図の比較を実行します。シリコンで実証され、Tower Semiconductor、X-FAB、UMCのファウンドリ認証を取得しています。本ツールの前身は、2009年から販売されていたPOLYTEDAのPowerDRC/LVSです。Silvacoは2021年1月にPOLYTEDAを買収しました。
1つの物理検証ツールでDRC、LVS、NVNに対応
チェック機能
デザインルールチェック、レイアウトと回路図の比較、ネットリスト同士の比較を利用できます。アンテナ、密度、パッド、ラッチなどの特殊ルールも含まれます。電気的チェックでは、短絡、断線、フローティングネットを検出します。
任意の角度で描画されたデバイス形状に対応し、同じツールで2つのレイアウトの比較やフィル層の生成を行えます。抽出時には、応力やウェル近接効果を含む形状依存のデバイスパラメータを計算します。
アーキテクチャ
ジョブはルールグループ、レイアウトストリップ、マクロブロック単位に分割され、1台または複数台のマルチコアホストで実行されます。LinuxおよびWindowsで、128コアまでのスケーリングが実証されています。
デバッグ
SmartRDEでは、実行設定を行い、結果を詳しく確認できます。DRC違反をルールやセルで並べ替えたり、領域で絞り込んだりできます。各違反を修正済みまたは除外対象としてマークし、フラットな一覧ではなく階層をたどって確認できます。
LVS不一致をレイアウトと回路図の両方にクロスプローブできます。セル、ネット、デバイスタイプで絞り込めます。Expertではエラーを直接閲覧でき、実行ごとにグラフィカルレポートとテキストレポートが生成されます。
ルールと連携
変数、条件分岐、マクロ、インクルードを備えたPWRL（「Power-L」と発音）でデッキを記述します。デッキ全体、または保護が必要な部分のみを暗号化できます。コンパイル専用モードでは、レイアウトを処理する前にルールファイルをデバッグできます。
単独でもSilvacoのフローの一部としても使用できます。OpenAccessをネイティブに読み込み、Expertやサードパーティーのレイアウトエディタと連携します。
連携先
入力
レイアウト、照合対象の回路図ネットリスト、ルールデッキ。レイアウトはGDSII、OASIS、OpenAccess、ネットリストはSPICE、CDL、Verilog、OpenAccess、ルールはPWRLに対応します。
Gateway — LVSのデバッグ中にレイアウトとクロスプローブできる回路図エディタ
検証対象の設計タイプ
アナログ・ミックスドシグナル
デジタル
メモリ
大規模なマクロブロックやセルアレイを、階層処理を有効にすることで階層的に処理します
MEMS
フォトニクス
パワーマネジメント
フラットパネル
ディスプレイ全体のレイアウトに求められる容量と精度
耐放射線
RF
ファウンドリでの実績と技術資料
評価は通常、2つの質問から始まります。ファウンドリでの利用実績はあるか、データシートはどこにあるか、という質問です。
ファウンドリ講演 · SURGE 2023
2018年8月
Tower Semiconductor
Tower SemiconductorでCAD、設計支援、サポートのマネージングディレクターを務めるOfer Tamirが、SilvacoのフローによるiPDKおよびSPICEモデルの検証について説明します。Towerはこの取り組みの主要なアナログファウンドリであり、フローにはSmartDRCとSmartLVSが含まれています。
カンファレンス講演 · SURGE 2025
2025年7月
ディスクリートパワーデバイスの物理設計に向けたEDAソリューション
パワーデバイスのレイアウトには曲線形状が多く、DRCエンジンでは処理が難しい傾向があります。このセッションでは、速度や精度を損なうことなく、Expertで曲線を描画し、SmartDRCでチェックする方法を紹介します。
プレスリリース
2022年8月
Silvaco、物理検証プロバイダーPOLYTEDAを買収
SmartDRC/LVSの起源を紹介します。POLYTEDAは、アナログ・ミックスドシグナル、デジタル、MEMS、メモリ、フォトニクス、電源管理、耐放射線、RF設計向けに技術を最適化しました。
製品概要 · PDF
2018年8月
SmartRDEを備えたSmartDRC/LVS
DRC、ERC、LVS、レイアウト同士の比較、フィル、PWRLルール言語を2ページで紹介します。並列実行、SmartRDEによるデバッグ、ツールが読み込む形式についても説明します。
プレゼンテーション · PDF
2025年7月
SmartDRCおよびSmartLVS物理検証ツール
ツール構成、バッチ実行、SmartRDE、並列処理を紹介します。続いて、大規模チップのLVS結果、PWRLの例、エディタとの連携、およびファウンドリ・ノード別のルールデッキを説明します。
アプリケーションノート · PDF
2022年8月
バッチモードでのレイアウト検証
DRC、LVS、ネットリスト同士の比較、XOR、フィル生成をコマンドラインから実行します。各ジョブは実行構成ファイルで設定します。
シリコンになる前に、検証で問題を検出
レイアウトとファウンドリから提供されたルールデッキをお持ちいただき、SmartDRC/LVSでの実行をご覧ください。
Silvaco EDAは、世界の半導体企業上位10社のうち6社ですでに使用されています。
InVarに関する質問
物理検証とは何ですか？
物理検証は、完成したICレイアウトをファウンドリに渡す前に実施するチェックです。すべての形状がデザインルールを満たしている必要があります。配線が回路図と一致し、短絡、断線、フローティングがないことも必要です。マスク作成前の最終関門であり、SmartDRC/LVSはそのためのSilvacoのツールです。
DRCとLVSの違いは何ですか？
DRCは、ファウンドリのルールに基づく幅、間隔、囲み、密度、アンテナの制限を確認し、レイアウトが製造可能かを判断します。LVSは、設計した回路と一致しているかを確認します。レイアウトからデバイスと接続を抽出し、回路図ネットリストと比較します。レイアウトは両方に合格する必要があり、SmartDRC/LVSは両方を実行します。
SmartDRC/LVSを認証しているファウンドリはどこですか？
Tower Semiconductor、X-FAB、UMCのプロセスで認証され、シリコンで実証されています。ams AG、IHP、SkyWater、Vanguardなど、他のファウンドリのプロセス向けにもルールデッキがあります。まずPDK一覧をご確認ください。その後、ご使用のノードについて、デッキの有無やサインオフ品質への対応をお問い合わせください。
SmartDRC/LVSはCPU数に応じてどのようにスケールしますか？
ルールグループ、レイアウトストリップ、マクロブロックにわたって同時に並列化します。あるテストでは、660 MBのフラットレイアウトを、ファウンドリ認証済みの180nmデッキで処理しました。64 CPUでは1 CPUの約10倍の速さで完了し、32 CPUから64 CPUへの増加でも25%を超える性能向上が得られました。Turboモードは、精度への影響を最小限に抑えながら、ほとんどの設計で実行時間をさらに短縮します。
ネットリスト同士の比較チェックとは何ですか？
ネットリスト同士の比較（NVN）は、レイアウトを介さずに2つのネットリストを直接比較します。たとえば、回路図と以前の抽出結果、または同じ設計の2つのリビジョンを比較できます。SmartDRC/LVSは、フラット、階層、またはサブ回路をブラックボックスとして扱うモードでNVNを実行します。ブラックボックスのオプションでは、検証済みIPブロックをトップレベルに組み込めます。
SmartDRC/LVSはExpert以外のレイアウトエディタでも使用できますか？
はい。Silvacoのフロー内でも単独でも動作します。KLayout、LayoutEditor、Symica DEとは標準で連携できます。Cadence Virtuoso、Synopsys Laker、NI AWR Analog Office、TexEDA LayToolsとの連携についてはお問い合わせください。Calibre用のSVRFで記述したデッキは変換が必要です。PWRLは別の言語であり、キーワードが一対一に対応しないためです。
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