Analog Custom IC Design Solution

Full-featured Circuit Design, Layout and Simulation​

Production Proven at Mature and Advanced Nodes​

Leading Parasitic Reduction Tool​

Advanced Variation Analysis​

Fast, Accurate Substrate Noise Extraction & Modeling

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模拟 IC-CAD 设计全流程

Silvaco提供一套完整的IC-CAD设计流程,包括电路原理图编辑、电路模拟、版图设计、物理验证、寄生提取和缩减,以及版图后分析如工艺偏差分析和良率分析。

1

Gateway:电路图编辑

2

Expert:版图编辑

3

SmartDRC/LVS:物理验证

4

Hipex:寄生提取

5

SmartSpice:电路仿真

6

SmartView:波形分析

7

Jivaro Pro:寄生参数缩减

8

寄生参数缩减与调试

9

VarMan:统计偏差与良率分析

10

Utmost IV:器件特征化与SPICE 建模

电路图编辑

Gateway提供一个高效的环境,具有直观的编辑功能,能够支持大型复杂的层次化或平面设计,能够从现有的网表中自动生成符号,并支持行业标准的网表和接口格式。它与Silvaco TCAD和模拟定制设计工具紧密集成。

版图编辑

Expert是一款层次化IC版图编辑器,具有大容量和灵活的用途,可用于模拟、混合信号、射频和数字电路等的多种硅基工艺技术。作为Silvaco定制IC设计套件的关键部分,Expert与Gateway原理图设计和SmartDRC/LVS物理验证环境无缝集成。可以调用Calibre®,提供实时交互式的、Sign-off级的高质量DRC验证。Expert的直观界面、简单的设置和交互式规则检查使设计师能够快速生成正确的版图,从而实现快速的流片。

DRC/LVS 物理验证

SmartDRC/LVS执行模拟、数字和混合信号IC的物理验证,包括设计规则检查(DRC)、版图连接性提取和版图与原理图(LVS)比较。其独特的体系结构使用多个CPU提供高性能和高容量,精确处理复杂形状,并通过快速交互验证和直观调试实现卓越的用户高效性。

全芯片寄生提取

Hipex为从模拟、混合信号、存储器IC和SoC设计的层次化版图中提取寄生电容和电阻提供了一个高精度、快速的解决方案。作为Silvaco完整的物理IC设计验证流程的一部分,它与版图编辑器Expert集成在一起,执行DRC/LVS和RC寄生提取。它支持快速图形匹配和场解析器模式。

电路仿真

SmartSpice是一款高性能并行SPICE仿真器,它支持一整套有源器件模型、Verilog-A紧凑模型,与原理图、版图和TCAD分析工具紧密集成。它是一个经过验证的完整解决方案,适用于复杂的高精度模拟和混合信号电路的模拟、存储器、定制数字设计以及先进半导体工艺的单元库特征化。

寄生参数缩减与分析

Jivaro Pro是一个寄生网表缩减平台,能够缩短仿真时间,提高了精度,还减少了仿真过程中的内存占用。
Viso用于分析网表寄生文件的延迟、电阻和电容值,以快速定位后端版图设计的问题。
Belledonne和Brenner用于对提取的网表进行版图比较,以验证版图寄生提取(LPE)流程。

工艺偏差分析

VarMan是一套全面的分析工具,支持设计工程师准确地考虑工艺的统计偏差,并提前做出正确的实施决策。VarMan是一种新一代工具,采用机器学习技术,为模拟、射频、标准单元、IO和存储体设计提供高效可靠的解决方案。

SPICE 模型提取

Silvaco的Utmost IV是业界解决这些前沿CMOS和化合物半导体器件表征和建模挑战的主要解决方案。它提供了一个易于使用、数据库驱动的环境,用于描述半导体器件的特性,并为模拟、混合信号和射频应用生成准确、高质量的SPICE模型、宏模型和Verilog-A模型。

相关资源

Analog Custom Design and Analysis

Gateway

Expert

Parasitic Extraction

Hipex

Model Generation

Utmost IV

Analog Simulation

SmartSpice