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Hipex Full-chip Rule-based RC Parasitic Extraction

Hipex-RC는 아날로그, 믹스드 시그널, 메모리 IC, SoC 디자인의 계층적 레이아웃으로부터 기생 캐패시턴스와 저항을 추출하기 위해 빠르고 정확한 솔루션을 제공합니다. 실바코의 아날로그 커스텀 디자인 플로우의 일부분으로서, DRC/LVS와 함께 실바코의 Expert 레이아웃 에디터와 긴밀하게 연계되어 있습니다.

Hipex-RC는 GDSII, 셀 넷리스트 및 룰에 기초한 테크놀로지 파일로부터 전체 칩 또는 선택한 넷/노드에 대해 기생 성분을 추출하여, 스키매틱 넷리스트에 백-애노테이션을 실행합니다.

Hipex-RC의 소자 추출 기능으로 계층적 넷리스트를 생성하여, 원본 레이아웃 계층을 보존하며, 광범위한 표준 소자 및 파라미터로 명시한 사용자 정의 소자를 지원합니다. 또한, 단락, 개방, 댕글에 대해 전기적 룰 체크 (ERC)를 실행합니다.

멀티 프로세스 서버에 대해 효율적인 병렬화를 지원하여, 대규모의 전체 칩 설계에 대해 효과적인 메모리 사용으로 빠른 속도를 구현합니다.

특징

  • 3D의 정확성으로 빠르게 캐패시턴스를 계산하는 2D 추출 툴
  • 전체 칩을 추출하지 않고, 사용자가 선택한 주요 넷 또는 레이어만 신속하게 분석
  • 일괄 RC, C 전용, R 전용, 커플링 C 및 완전 분산 RC 추출 지원
  • 추출된 넷리스트에 스키매틱 노드 이름, 기생 저항 및 캐패시턴스로 백 애노테이션 실행
  • 45도 및 90도 이외의 소자 및 임의의 형상을 갖는 저항에 대해 정확한 소자 추출
  • 추출된 기생 RC를 P2P 형식으로 제공하여, 순수한 캐패시턴스 및 포인트 대 포인트 저항을 계산
Visualization of Hipex Extraction

아날로그 커스텀 디자인 자료

Analog Simulation
Analog Custom Design & Analysis
SmartSpiceGateway
Model Generation
Utmost IV
Parasitic Extraction
Expert
Hipex
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Gateway – Schematic CaptureJivaro– Parasitic Reduction for Fast, Accurate Simulation
Expert – Layout EditorViso – Parasitic Analyzer and Debugger
SmartDRC/LVS – Smart Physical VerificationBelledonne – Layout Parastic Extraction Comparison
SmartSpice – Circuit SimulatorVarMan – Statistical Variation and Yield Analyzer
SmartView – Waveform AnalyzerVarMan XMA Option – Full-chip RAM Yield Analyzer
SmartSpice RadHard – Radiation Effects Circuit SimulatorVarMan for Libraries – Library Statistical Functional Verification
SmartSpice Pro– FastSPICE SimulatorUtmost IV– Device Characterization and SPICE Modeling
Hipex – Full-Chip Parasitic ExtractionUtmost IV Quick-Start– Model extraction and Optimization Templates
TechModeler – Verilog-A Blackbox Device Modeling


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