Jivaro Runtime Reduction

SPICE 모델 생성

Jivaro Runtime Reduction

아날로그 시뮬레이션

Silvaco’s SmartSpice is a high performance parallel SPICE simulator that delivers industry leading accuracy. It is a proven, comprehensive solution for applications including simulation of complex high precision analog and mixed-signal circuits, memory, custom digital design and characterizing cell libraries of advanced semiconductor processes. It uses an intelligent architecture deploying multiple solvers, stepping algorithms and computation techniques. The result is accurate, robust convergence and industry leading performance and capacity – over 8 million active devices. It is compatible with HSPICE® and Spectre® for netlists, models, analysis features, and results – plus large libraries of calibrated device models are available. Featuring integration with Silvaco Gateway schematic editor and SmartView waveform viewer, SmartSpice fits seamlessly into front-end analog IC design flows.
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기생성분 감축 및 분석

Jivaro is a unique stand-alone solution dedicated to the reduction of parasitic networks. It helps back-end verification teams speed up post-layout SPICE simulation of huge extracted parasitic circuits, while keeping high accuracy.Viso analyzes the electrical properties of RC parasitic networks which crucially impact circuit behavior in nanometer processes. These impacts affect circuit gain, delay, maximum clock rate, cross-coupling, level of ESD protection and other features, which can cripple a design. Viso’s parasitics-focused approach enables quick analysis of interconnect in order to pinpoint problems. It provides timing estimation and accurate comparison of different extracted netlists.Belledonne is used for layout comparison via extracted netlist. It compares two different extracted netlists and is mainly used for layout parasitic extraction (LPE) flow qualification.
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Verilog-A를 사용한 SPICE 모델링: 원리 및 실제 기술

2019년 6월 26일 | 2:00am-2:30am (한국 시각) Verilog-A으로 SPICE 컴팩트 모델을 구현하기 위한 전문적인 가이드를 소개합니다.
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SmartSpice 분석 엔진을 이용한 디자인 플로우 애플리케이션

2019년 6월 19일 | 2:00am-2:30am (한국 시각) 회로 시뮬레이션은 보드, IC 및 패키지의 설계에 중요한 역할을 담당하고 있습니다. 처리 규모와 효율을 극대화하려면 SmartSpice 엔진에 의존하는 각각의 디자인 툴 플로우에 대한 이해가 필요합니다. 이번 시간에 상이한 플로우 요소, 도움이 되는 요인, 그리고 성능을 최적화하는 방법에 대해 깊이 있게 논의합니다.
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트랜지스터 레벨 시뮬레이션의 문제 해결 및 최적화

2019년 4월 26일 | 2:00am-2:30am (한국 시각) 이번 시간에 병렬, FastSPICE 분석 모드 등, SmartSpice 시뮬레이터의 핵심 내용에 대해 깊이 있게 소개합니다.
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GaN HEMT 소자에 대한 TCAD 기반 모델 추출 플로우 – 2부

2019년 3월 27일 | 2:00am-2:30am (한국 시각) GaN HEMT 소자에 대해 전에 제시한 파라미터 추출 방법론을 계속해서 설명합니다.
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시스템 모델링 및 파라미터 추출 워킹 그룹

2018년 12월 5일