레이아웃 완료 후 기생 성분을 빠르게 분석하여 시뮬레이션 사이클의 낭비를 방지

2021년 4월 21일 | 2:00am-2:30am (한국 시각) 레이아웃 완료 후 기생 성분을 빠르게 분석하여 시뮬레이션 사이클의 낭비를 방지하는 방법을 소개합니다.

실바코 SmartSpice의 속도 향상 소개

2021년 3월 5일 | 3:00am-3:30am (한국 시각) 실바코의 SPICE 시뮬레이션 툴, SmartSpice에 대한 일반적인 개요, SmartSpice 4.44.3.R버전의 새로운 기능, 차기 버전에 포함될 수 있는 기능을 소개합니다.

Utmost IV로 정확한 SPICE 모델을 신속하게 생성

2021년 3월 17일 | 3:00am-3:30am (한국 시각) 실바코의 다양한 SPICE 모델링 솔루션을 살펴봅니다. 실바코의 Utmost IV, TechModeler 그리고 고객에게 제공하는 모델링 서비스에 대한 간략한 개요를 소개합니다. 디스플레이 관련, RF 스파이스 모델링, 최신 공정 등의 다양한 기술에 대한 최신 모델링 예제를 확인할 수 있습니다.

실바코의 아날로그 커스텀 디자인 플로우

2020년 12월 18일 | 3:00am-3:30am (한국 시각) 실바코의 아날로그 커스텀 디자인 솔루션에 대해 설명하고, 2020년 버전에서 상호 운용성, 성능, 생산성이 어떻게 향상되었는지 살펴봅니다.

Customer Interview: Why I Rely on SmartSpice

Martin Mallinson is an experienced analog circuit designer with multiple patents. Over his 40-year career, his audio designs have been used in millions of smartphones.  Martin spoke with Graham Bell about why SmartSpice is different from other analog simulators and how he relies on its interactivity, speed, and precision for his analog design work.

SmartSpice HPP로 40배 더 빠른 시뮬레이션

2020년 11월 18일 | 3:00am-3:30am (한국 시각) 파티션 기반 시뮬레이션을 채택함으로써 SmartSpice HPP가 아날로그 회로의 과도 시뮬레이션의 모든 내부 측면을 가속화하기 위해 현대의 멀티코어 하드웨어 플랫폼을 어떻게 활용하는지 살펴 봅니다.

Improvement of Parasitic Capacitance Extraction Rules for Large-Scale Layout and Its Accuracy Verification Method

September 17, 2020 | 13:00 – 13:30 (JST) The accuracy of rule-based full-chip parasitic capacitance extraction tools including Silvaco's Hipex is highly dependent on the description of the rule files.

Leti-NSP 모델을 이용한 수직 적층 나노시트의 Utmost IV 모델 추출 플로우

2020년 7월 31일 | 2:00am-2:30am (한국 시각) Leti-NSP 모델을 기반으로 수직 적층 나노시트에 대한 파라미터 추출 방법을 제시합니다.

SmartSpice 컴팩트 모델 활용

2020년 6월 12일 | 2:00am-2:30am (한국 시각) 최적의 시뮬레이션 성능을 얻기 위해 SmartSpice에서 컴팩트 모델을 개발하는 방법을 안내합니다. 사용자 지정 Verilog-A 모델을 구성할 때 SmartSpice에서 모델을 사용하는 방법과 모범 사례에 대해 알아봅니다.