Verilog-A를 사용한 SPICE 모델링: 원리 및 실제 기술
SPICE 회로 시뮬레이터의 모델이 올바르지 않다면 수렴 불량, 시뮬레이션 실패, 그리고 신뢰성의 문제 또는 잘못된 회로 설계로 이어질 수 있습니다. 이러한 컴팩트 모델의 구현은 보통 EDA 벤더의 역할이었습니다. 그러나 아날로그 회로 시뮬레이터에서 Verilog-A를 모델 코딩 언어로 도입하여 폭넓게 사용함에 따라, 모델 구현은 회로 설계자와 SPICE 회로 시뮬레이터 사용자의 몫이 되었습니다. 또한 회로 설계자와 모델 개발자는 구현된 모델의 견고성을 보장해야 하는 책임을 지게 되었습니다. 이번 시간에 Verilog-A으로 SPICE 컴팩트 모델을 구현하기 위한 전문적인 가이드를 소개합니다.
다음 사항을 살펴봅니다.
- Verilog-A로 구현한 SPICE 컴팩트 모델에 대한 기본 원칙 및 모범 사례
- Verilog-A로 구현한 SPICE 컴팩트 모델에 대한 기본 원칙 및 모범 사례
- 스무딩, 제한 및 전환 기능을 사용하여 모델 동작 설명의 연속성을 제공하는 방법
- Verilog-A 모델을 사용한 회로 시뮬레이션에서 SPICE 융합을 개선하기 위한 기술
발표
Slobodan Mijalkovic 박사는 실바코의 선임 R&D 엔지니어로서, 회로 시뮬레이션 도구의 컴팩트 모델 개발 및 구현에 종사하였습니다. 네덜란드 델프트 공과대학의 수석연구위원으로서 컴팩트 모델 연합(CMC)으로 Mextram 바이폴라 트랜지스터 모델의 표준화 팀을 이끌었습니다. 또한, IEEE EDS 컴팩트 모델 위원회의 회원입니다.
일시: 2019년 6월 26일
장소: 온라인
시각: 2:00am-2:30am (한국 시각)
언어: 영어
참석 대상
Verilog-A 언어로 Spice 컴팩트 모델을 구현하는 학계 및 업계의 회로 설계자와 모델 개발 전문가.