3次元NANDメモリ・セルのセレクト・ゲート・トランジスタ最適化
配信開始日: 2019年11月25日
本ウェビナーでは、セレクト・ゲート・トランジスタに注目した3次元NANDメモリ・セル動作の最適化で、TCADプロセスおよびデバイス・ソフトウェアをどのように利用できるかを紹介します。3次元NANDメモリ・セルのセレクト・ゲート・トランジスタには、特有の設計要件があります。まず、隣接するメモリ・セルのしきい値電圧変動の原因となるメモリの読み込みおよび書き込みのディスターブ･エラーを予防するために、低リーク電流であることが必要です。さらに、メモリの読み込みおよび消去実行中、ゲート・トランジスタがメモリ・セルの駆動に十分な電流を供給する必要があります。本ウェビナーでは、仕事関数、ソース/ドレインのオーバーラップ、トラップ密度を含むさまざまなデバイス要素に関して、セレクト・ゲート・トランジスタ・デザインを最適化する方法について詳しく見ていきます。最後に、しきい値電圧制御用ダミー・メモリ・セルの使用に関して、セレクト・ゲート・トランジスタのチャネル長の微細化についても説明します。
内容:
- 3次元NAND微細化の課題
- 3次元NANDセレクト・ゲート・トランジスタの要件
- 3次元NANDセル動作のTCADシミュレーション
- 読み込み/書き込み動作
- 消去動作
- 書き込みディスターブ・エラー
プレゼンタ
Dr. Jin Choは、米国のサンタクララを拠点とするシルバコのPrincipal Application Engineerです。2018年のシルバコ入社以前は15年間GLOBALFOUNDRIES/AMDに勤務し、14/10nmロジック・テクノロジ開発および将来のデバイス・テクノロジ研究を行うTCADグループのマネジメントをしていました。Jinは、スタンフォード大学で博士号を取得しています。
[日本時間]
開催日: 2019年11月22日
配信: オンライン
開催時間: 3:00am-4:00am JST
言語: 英語
対象
3次元NANDセルの設計および動作を最適化するソリューションを模索する研究者、エンジニア、マネージャ