SmartSpiceに最適なコンパクトモデルを開発する手法
配信開始日: 2020年6月12日
本ウェビナーでは、SmartSpiceで最適なシミュレーションパフォーマンスを実現するために、コンパクトモデル開発の指針を提供します。SmartSpiceでモデルがどのように使用されるのか、またカスタムVerilog-A モデルを構築する最良の方法について説明します。さらに、ビルトイン・シミュレータ・モデルとカスタムVerilog-A モデルの対比、およびモデルをデバッグする際、シミュレーション結果をどのように見るかについても説明します。これがSmartSpiceをより理解することにつながり、適切なシミュレーションを得ることで回路の振る舞いを精査することが可能になります。一般的なシミュレーション要件を満たし、オンライン上で利用可能な例とテンプレートについても、紹介します。
プレゼンタ
Colin Shawは、半導体業界で30年以上の経験を持つChartered Engineerです。シリコンおよびIII-V族化合物両方のデバイス・プロセスの製造・開発、テスト構造、SRAM、IGBT、およびSAWフィルタまで対象としたデバイス・回路設計に取り組んできました。低消費電力、RF、放射線硬化、そして鉄道車両に使用されるパワー・デバイスを含む、多岐にわたるデバイスのキャラクタライズも行ってきました。現在は、シルバコのCompact Modeling Coalition (CMC) およびSi2の代表であり、最新回路デバイスのシミュレーションに積極的に関わっています。Colinは、サリー大学で物理学の学位を取得しています。
[日本時間]
開催日: 2020年6月12日
配信: オンライン
開催時間: 2:00am-2:30am JST
言語: 英語
対象
回路デザインのシミュレーションを行い、SmartSpice環境の動作を理解することで機能を詳しく調査するためのソリューションを模索している、現在または将来のSmartSpiceユーザ