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Sipex Substrate Parasitic Extraction

mmW 및 5G 애플리케이션을 위한 RF 프론트 엔드 모듈(FEM) – 저잡음 증폭기(LNA), 전력 증폭기 (PA), RF 스위치 – 개발은 기판의 영향으로 시뮬레이션과 실리콘 측정값 사이의 상관관계가 일정하지 않으므로, 반복적인 작업으로 이어질 수 있습니다. Sipex는 시뮬레이션 시간에 미치는 영향을 최소화하면서 이러한 효과를 정확하고 쉽게 모델링하여, 기생성분을 추출할 수 있습니다.

Sipex는 삽입 손실을 최소화하고 전력 효율과 배터리 수명을 최대화하여, RF 설계의 선형성을 개선합니다. Sipex는 기판의 기생성분을 정확하게 추출하여, 이전에는 예측할 수 없던 새로운 레이아웃 구조를 연구할 수 있습니다.

실바코는 RF PDK와 함께 최고의 실리콘 파운드리와 제휴하여, 실리콘 기판의 기생 추출 기능에 실리콘으로 입증된 정확도를 더한 솔루션을 제공합니다. RF IC 설계자는 Sipex 기판 기생 추출 툴을 채택하여, 단 1~2일 만에 실제 설계에 적용할 수 있습니다.

장점:

  • 수백 개의 트랜지스터와 수백 MB의 기생 성분이 있는 SP9T 스위치의 전체 칩 추출을 30분 안에 완료
  • 실리콘 측정 3dB 이내에 2차 및 3차 고조파 시뮬레이션 결과
  • 새로운 레이아웃 구조의 기생성분을 정확하게 추출하여 RF 회로 면적을 25% 축소
  • 2차 고조파 왜곡에서 15dB 게인 이하

DP6T RF 스위치 예

Sipex는 개별 트랜지스터와 전체 칩의 동작을 최적화합니다. 위의 DP6T 예에서, Thru 또는 Shunt 트랜지스터의 레이아웃과 형태를 원하는 Ron, Coff 및 선형성에 맞게 조정합니다. 그 후, 전체 스위치에 대해 인터커넥트 및 소자로부터 실리콘 기판에 이르는 커플링 효과를 분석하여, 필요한 전체 칩의 동작을 검증합니다. SiPEX의 최신 추출 기법은 빠르고 쉽게 작업을 실행합니다. Sipex는 아래 그림과 같이 실리콘에서만 볼 수 있었던 기판 기생의 영향을 시뮬레이션합니다.

실리콘의 정확한 결과를 보여주는 SP6T 스위치의 전체 칩 시뮬레이션

아날로그 커스텀 디자인 자료

Analog Simulation
Analog Custom Design & Analysis
SmartSpiceGateway
Model Generation
Guardian DRC
Utmost IVGuardian LVS
Parasitic Extraction
Expert
Hipex
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Gateway – Schematic CaptureJivaro– Parasitic Reduction for Fast, Accurate Simulation
Expert – Layout EditorViso – Parasitic Analyzer and Debugger
Guardian – DRC/LVS/Net Physical VerificationBelledonne – Layout Parastic Extraction Comparison
SmartSpice – Circuit SimulatorVarMan – Statistical Variation and Yield Analyzer
SmartView – Waveform AnalyzerVarMan XMA Option – Full-chip RAM Yield Analyzer
SmartSpice RadHard – Radiation Effects Circuit SimulatorVarMan for Libraries – Library Statistical Functional Verification
SmartSpice Pro– FastSPICE SimulatorUtmost IV– Device Characterization and SPICE Modeling
Hipex – Full-Chip Parasitic ExtractionUtmost IV Quick-Start– Model extraction and Optimization Templates
InVar IR – Drop and Thermal AnalysisTechModeler – Verilog-A Blackbox Device Modeling


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