SmartSpice HPP로 40배 더 빠른 시뮬레이션

2020년 11월 18일 | 3:00am-3:30am (한국 시각) 파티션 기반 시뮬레이션을 채택함으로써 SmartSpice HPP가 아날로그 회로의 과도 시뮬레이션의 모든 내부 측면을 가속화하기 위해 현대의 멀티코어 하드웨어 플랫폼을 어떻게 활용하는지 살펴 봅니다.

SmartSpice 컴팩트 모델 활용

2020년 6월 12일 | 2:00am-2:30am (한국 시각) 최적의 시뮬레이션 성능을 얻기 위해 SmartSpice에서 컴팩트 모델을 개발하는 방법을 안내합니다. 사용자 지정 Verilog-A 모델을 구성할 때 SmartSpice에서 모델을 사용하는 방법과 모범 사례에 대해 알아봅니다.

Jivaro 기생성분 추출로 회로 시뮬레이션의 시간 단축 실현

2020년 1월 17일 | 3:00am-3:30am - (한국 시각) Jivaro에 대한 간략한 소개 후, 더 나은 넷리스트 감소를 위해 필요한 기능과 제어 기법을 제시하여 시뮬레이션 흐름을 개선하기 위한 방법론을 살펴봅니다.

기생성분 감축

Jivaro Parasitic Reduction for Fast, Accurate Simulation Jivaro is a unique stand-alone solution dedicated to the reduction of parasitic networks. It helps back-end verification teams speed up post-layout SPICE simulation of huge extracted parasitic circuits, while keeping high accuracy.

회로 시뮬레이션

SmartSpice Circuit SimulatorSilvaco’s SmartSpice™ is a high performance parallel SPICE simulator that delivers industry leading accuracy. It is a proven, comprehensive solution for applications including simulation of complex high precision analog and mixed-signal circuits, memory, custom digital design and characterizing cell libraries of advanced semiconductor processes.

아날로그 시뮬레이션

Silvaco’s SmartSpice is a high performance parallel SPICE simulator that delivers industry leading accuracy. It is a proven, comprehensive solution for applications including simulation of complex high precision analog and mixed-signal circuits, memory, custom digital design and characterizing cell libraries of advanced semiconductor processes. It uses an intelligent architecture deploying multiple solvers, stepping algorithms and computation techniques. The result is accurate, robust convergence and industry leading performance and capacity – over 8 million active devices. It is compatible with HSPICE® and Spectre® for netlists, models, analysis features, and results – plus large libraries of calibrated device models are available. Featuring integration with Silvaco Gateway schematic editor and SmartView waveform viewer, SmartSpice fits seamlessly into front-end analog IC design flows.

Verilog-A를 사용한 SPICE 모델링: 원리 및 실제 기술

2019년 6월 26일 | 2:00am-2:30am (한국 시각) Verilog-A으로 SPICE 컴팩트 모델을 구현하기 위한 전문적인 가이드를 소개합니다.

SmartSpice 분석 엔진을 이용한 디자인 플로우 애플리케이션

2019년 6월 19일 | 2:00am-2:30am (한국 시각) 회로 시뮬레이션은 보드, IC 및 패키지의 설계에 중요한 역할을 담당하고 있습니다. 처리 규모와 효율을 극대화하려면 SmartSpice 엔진에 의존하는 각각의 디자인 툴 플로우에 대한 이해가 필요합니다. 이번 시간에 상이한 플로우 요소, 도움이 되는 요인, 그리고 성능을 최적화하는 방법에 대해 깊이 있게 논의합니다.

트랜지스터 레벨 시뮬레이션의 문제 해결 및 최적화

2019년 4월 26일 | 2:00am-2:30am (한국 시각) 이번 시간에 병렬, FastSPICE 분석 모드 등, SmartSpice 시뮬레이터의 핵심 내용에 대해 깊이 있게 소개합니다.