Cello ライブラリのプロセス移行/最適化

概要

Celloは、デジタル・セル・ライブラリのプロセス移行と最適化のための、多機能で統合された、使いやすいソリューションです。デジタルCMOS ICの設計者は、デジタル・セル・ライブラリをカスタマイズし、デバイス・モデル、デザイン・ルール、セル・アーキテクチャ、プロセス移行などの影響を検討することができます。

Celloでは、設計者はすべてのデジタル・ライブラリ・セルの個々の属性を制御・変更することができ、厳しい設計要件を満たすためにセル・パラメータを正確に調整することができます。

例えば、トランジスタのサイズやロウ・ハイトを設定して、消費電力、周波数、面積のトレードオフをコントロールすることができます。ユーザはDFMのトレードオフを推奨ルールと要求ルールの間でバランスをとることができ、セルの総面積を増やすことなくレイアウトの歩留まりを最適化することができます。

Celloには、スタンダード・セル・ライブラリの最適化とプロセス移行に必要なツールがすべて含まれています。Celloは、既存のデザイン・フローを補完し、物理合成ツール・チェーンで必要とされるすべての出力を提供します。

利点

• 手作業によるレイアウト作業を排除または大幅に削減
• 生産性の大幅な向上
• 一貫性のあるレイアウト、ピン・アクセスやブロック・アバットメントを含む構造による修正
• さまざまな次元(セル・アーキテクチャ、設計ルール、サイジング戦略、DFMルール)での検討が可能
• セル・アーキテクチャ、テクノロジ・ノード、ファウンドリ間でレイアウトを移行可能
• ライブラリのポートフォリオを容易に拡張可能
• レイアウトの再利用
• インタラクティブなレイアウトのクリーンアップと最適化
• 構造化されたワークフロー：新規レイアウト・エンジニアのための最短２週間程度の立ち上げ期間

特長

• プロセス技術とファウンドリのデザイン・ルールを迅速に設定し、使用開始から1週間程度でDRCによるクリーンなレイアウトを作成可能
• コンテキスト・センシティブなスペーシングおよびエンクロージャ・ルール、優先形状パターン、セルフ・アラインド・ダブル・パターニング(SADP)、ローカル・インタコネクトのサポートなど、高度なプロセス技術
• スループット向上のためのスケーラブルな並列処理
• 主要なサードパーティ製DRC、LVS、LPEツールとの統合により、高品質なサインオフ・レイアウトを実現し、お客様の既存フローへの影響を最小限に抑えることが可能
• GDSIIまたは、自動生成されたレイアウトから始まるフットプリント互換性のあるセルを生成し、きめ細かなドライブおよび多種におよぶスキューを考慮したセルを作成し、後工程でのスピードおよびパワーの最適化を実現
• Tclスクリプトのサポートにより、レイアウト・フローを柔軟にカスタマイズ可能
• Cadence Virtuoso プラグイン

高度なレイアウト・マイグレーション・フロー

• セル・テンプレートを使用して、定義済みの形状、配線パラメータ、トラック・ハイト、ゲート・ピッチ、P/N比、パワー・レールのサイズおよび位置などを設定可能
• 新しいテンプレートやドライブ能力の要件を満たすためにトランジスタのサイズを変更し、低リーク・アプリケーションに必要なゲート長のバリエーションを作成可能
• レイアウトの特性をどの程度取り除くかによって、論理方程式ベースの入力からGDSベースのレイアウト移行まで、さまざまなレイアウト移行手法をサポートし、幅広いアプリケーションに対応可能
• 強固なスクリプト・インタフェースのサポートにより、Celloを既存のデザイン・フローに統合し、反復ループにより、設計目標の検討を柔軟に行うことができます。

完全性

セル面積と寄生容量による効果を最小化する高度な最適化アルゴリズムを用いて、完全に自動化されたレイアウト・トポロジーを生成します。最適化アルゴリズムには以下のものがあります。:

• 最適なセル入力信号の順序と拡散ストリップのレイアウト
• 内蔵のトランジスタ・サイジング・アルゴリズムと、論理的最適化を含むオーバライド・オプションを用いたトランジスタ・ネットリスト合成
• 高度にパラメータ化されたレイアウト・プリミティブのセットをサポートする、ユーザ定義可能なトポロジ・ジェネレータ:
  • コンタクトおよびコンタクト・アレイ
  • シングルおよびフォールド・トランジスタ・コンフィギュレーション
  • 配線設定およびパターンの制限/許容値
  • 入力/出力ポートのガイダンスおよびブロック
• 独自の高度なコンパクション・エンジン:
  • 適応型トポロジ主導の圧縮ストラテジ
  • 高度なCMOSプロセスやユーザ制約に対応した完全なデザイン・ルールのサポート
• SPICEシミュレーションおよびレイアウト生成のスケーラブルな並列実行:
  • Oracleグリッドエンジン (OGE)
  • マルチスレッドおよびシングルスレッドでの処理
• 以下のような検証機能を備えています:
  • レイアウト・ファンクションとブール定義の形式的な等価性チェック
  • 独立したQAのための外部フィジカル検証へのインタフェース
  • 外部検証ツールによるDFM解析とスコアリング

デジタル・セル・タイプ

• バッファ(反転、非反転、クロック)
• ブール演算(AND、OR、NAND、NOR、AOI、OAI、OA、AO、MUX)
• 算術演算(XOR，Full-Adder，Half-Adder)
• シーケンシャル(ラッチ，クロックゲート，スキャン入力，セット信号とリセット信号を任意に組み合わせたD型フリップ/フロップ)
• その他 (タイセル、フィラーセル、アンテナ、ダイオード、ECOゲート)
• ブール方程式に基づくユーザ定義の複雑なゲート
• SPICEネットリストからのユーザ定義セル
• パワー・マネージメント (レベルシフタ、ヘッダセル、フッタセル、常時オンセル)

入力

• ファウンドリのデザイン・ルールを含むシルバコ・テクノロジ・ファイル
• SPICEネットリスト
• GDSII

出力

• LEF (Library Exchange Format)
• セル・レイアウトのGDSII(Graphics Design System II)
• セルの回路図